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節(jié)點設(shè)計

需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計這段程式碼主要是把資料儲存到config.txt這個檔案中

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將Verilog設計轉成VHDL設計的程式

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將VHDL設計轉換成Verilog設計的程式

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JPEG的硬體設計採用的是VHDL設計,有源碼

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使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)

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一個簡單的游戲設計...好好玩的

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倒數計時器提供時間到關機的功能可自由設定是否關機或者提供警示

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最新程序最好的在線程序設計建議同學們好好看看。最好的

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由遠峰公司所設計的燒入flash軟體,歡迎使用2410/2440可用

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UML 2 for Dummies ( UML 理想設計方案 )

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