用VHDL語(yǔ)言設(shè)計(jì)基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數(shù)字濾波器的設(shè)計(jì)
標(biāo)簽： VHDL FPGA FIR 語(yǔ)言
上傳時(shí)間： 2013-08-07
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基于高速數(shù)字信號(hào)處理器(DSP) 和大規(guī)模現(xiàn)場(chǎng)可編程門(mén)陣列( FPGA) ,成功地研制了小型\\r\\n化、低功耗的實(shí)時(shí)視頻采集、處理和顯示平臺(tái). 其中的DSP 負(fù)責(zé)圖像處理,其外圍的全部數(shù)字邏輯功能都集成在一片F(xiàn)PGA 內(nèi),包括高速視頻流FIFO、同步時(shí)序產(chǎn)生與控制、接口邏輯轉(zhuǎn)換和對(duì)視頻編/ 解碼器進(jìn)行設(shè)置的I2 C 控制核等. 通過(guò)增大FIFO 位寬、提高傳輸帶寬,降低了占用EMIF 總線的時(shí)間 利用數(shù)字延遲鎖相環(huán)邏輯,提高了顯示接口時(shí)序控制精度. 系統(tǒng)軟件由驅(qū)動(dòng)層、管理層和應(yīng)用層組成,使得硬件管理與
標(biāo)簽： FPGA DSP 實(shí)時(shí)視頻 采集
上傳時(shí)間： 2013-08-08
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在電子技術(shù)中，頻率是最基本的參數(shù)之一，又與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。在本次畢業(yè)設(shè)計(jì)中我們選擇使用單片機(jī)來(lái)制作數(shù)字頻率計(jì)，并在實(shí)際制作中采用了直接測(cè)頻法。利用延時(shí)產(chǎn)生的時(shí)基門(mén)控信號(hào)來(lái)控制閘門(mén)，通過(guò)在單位時(shí)間內(nèi)計(jì)數(shù)器記錄下的脈沖個(gè)數(shù)計(jì)算出輸入信號(hào)的頻率，最終送入LCD中顯示。這樣制作出來(lái)的頻率計(jì)不僅可以滿足設(shè)計(jì)題目的參數(shù)要
標(biāo)簽： 電子計(jì)數(shù)器 測(cè)量 頻率
上傳時(shí)間： 2013-08-09
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介紹了Xilinx最新的EDK9．1i和ISE9．1i等工具的設(shè)計(jì)使用流程
上傳時(shí)間： 2013-08-16
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用FPGA設(shè)計(jì)數(shù)字系統(tǒng)，2007年上海FPGA研修班王巍老師講義
標(biāo)簽： FPGA 數(shù)字系統(tǒng)
上傳時(shí)間： 2013-08-16
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FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺(tái)灣人寫(xiě)的，關(guān)于FPGA應(yīng)用的技術(shù)文章
標(biāo)簽： FPGA 嵌入式 系統(tǒng) 性能
上傳時(shí)間： 2013-08-20
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nois中基于c的ddr等存儲(chǔ)器的checksum的實(shí)現(xiàn).
標(biāo)簽： checksum nois ddr 存儲(chǔ)器
上傳時(shí)間： 2013-08-26
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數(shù)據(jù)采集 基于DSP和FPGA的高精度數(shù)據(jù)采集卡設(shè)計(jì)
標(biāo)簽： FPGA DSP 高精度 數(shù)據(jù)采集卡
上傳時(shí)間： 2013-08-29
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此代碼是我們?cè)趩纹瑱C(jī)來(lái)控制CPLD記數(shù),然后讀出并轉(zhuǎn)換數(shù)據(jù),精度很高,在我們學(xué)校的電子設(shè)計(jì)大賽上還獲的了二等獎(jiǎng)
標(biāo)簽： CPLD 電子設(shè)計(jì)大賽 用單片機(jī) 控制
上傳時(shí)間： 2013-08-29
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智能機(jī)器小車(chē)主要完成尋跡功能，由機(jī)械結(jié)構(gòu)和控制單元兩個(gè)部分組成。機(jī)械結(jié)構(gòu)是一個(gè)由底盤(pán)、前后輔助輪、控制板支架、傳感器支架、左右驅(qū)動(dòng)輪、步進(jìn)電機(jī)等組成。控制單元部分主要由主要包含傳感器及其調(diào)理電路、步進(jìn)電機(jī)及驅(qū)動(dòng)電路、控制器三個(gè)部分。本設(shè)計(jì)的核心為控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的設(shè)計(jì)主要在MAX+plusⅡ10.0環(huán)境下利用VHDL語(yǔ)言編程實(shí)現(xiàn)。驅(qū)動(dòng)步進(jìn)電機(jī)電路主要利用ULN2803作為驅(qū)動(dòng)芯片。
標(biāo)簽： CPLD 設(shè)計(jì)實(shí)現(xiàn) 智能機(jī)
上傳時(shí)間： 2013-08-30
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