卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實(shí)現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實(shí)現(xiàn)Viterbi譯碼器的設(shè)計(jì)方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計(jì)可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實(shí)意義。 本文設(shè)計(jì)了基于FPGA的高速Viterbi譯碼器。在對(duì)Viterbi譯碼算法深入研究的基礎(chǔ)上，重點(diǎn)研究了Viterbi譯碼器核心組成模塊的電路實(shí)現(xiàn)算法。本設(shè)計(jì)中分支度量計(jì)算模塊采用只計(jì)算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實(shí)現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(duì)(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運(yùn)用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測(cè)試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對(duì)各種模式的譯碼器進(jìn)行全面仿真驗(yàn)證，Xilinx ISE8.2i時(shí)序分析報(bào)告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺(tái)上進(jìn)一步測(cè)試譯碼器，譯碼器運(yùn)行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對(duì)本文設(shè)計(jì)的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計(jì)的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
上傳時(shí)間： 2013-06-24
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圖像顯示器是人類接受外部信息的重要手段之一。而立體顯示則能再現(xiàn)場(chǎng)景的三維信息，提供場(chǎng)景更為全面、詳實(shí)的信息，在醫(yī)學(xué)、軍事、娛樂具有廣泛的應(yīng)用前景。而現(xiàn)有的3D立體顯示設(shè)備價(jià)格都比較貴，基于此，本人研究了基于SDRAM存儲(chǔ)器和FPGA處理器的3D頭盔顯示設(shè)備并且設(shè)計(jì)出硬件和軟件系統(tǒng)。該系統(tǒng)圖像效果好，并且價(jià)格成本便宜，從而具有更大的實(shí)用性。本文完成的主要工作有三點(diǎn)： 1.設(shè)計(jì)了基于FPGA處理器和SDRAM存儲(chǔ)器的3D頭盔顯示器。該方案有別于現(xiàn)有的基于MCU、DSP和其它處理芯片的方案。本方案能通過線性插值算法把1024×768的分辨率變成800×600的分辨率，并能實(shí)現(xiàn)120HZ圖像刷新率，采用SDRAM作為高速存儲(chǔ)器，并且采用乒乓操作，有別于其它的開關(guān)左右眼視頻實(shí)現(xiàn)立體圖像。在本方案中每時(shí)每刻都是左右眼視頻同時(shí)輸出，使得使用者感覺不到視頻圖像有任何閃爍，減輕眼睛疲勞。本方案還實(shí)現(xiàn)了圖像對(duì)比對(duì)度調(diào)節(jié)，液晶前照光調(diào)節(jié)(調(diào)節(jié)輸出脈沖的占空比)，立體圖像源自動(dòng)識(shí)別，還有人性化的操作界面(OSD)功能。 2.完成了該系統(tǒng)的硬件平臺(tái)設(shè)計(jì)和軟件設(shè)計(jì)。從便攜性角度考慮，盡量減小PCB板面積，給出了它們?cè)敿?xì)的硬件設(shè)計(jì)電路圖。完成了FPGA系統(tǒng)的設(shè)計(jì)，包括系統(tǒng)整體分析，各個(gè)模塊的實(shí)現(xiàn)原理和具體實(shí)現(xiàn)的方法。完成了單片機(jī)對(duì)AD9883的配置設(shè)計(jì)。 3.完成了本方案的各項(xiàng)測(cè)試和調(diào)試工作，主要包括：數(shù)據(jù)采集部分測(cè)試、數(shù)據(jù)存儲(chǔ)部分測(cè)試、FPGA器件工作狀態(tài)測(cè)試、以電腦顯示器作為顯示器的聯(lián)機(jī)調(diào)試和以HX7015A作為顯示器的聯(lián)機(jī)調(diào)試，并且最終調(diào)試通過，各項(xiàng)功能都滿足預(yù)期設(shè)計(jì)的要求。實(shí)驗(yàn)和分析結(jié)果論證了系統(tǒng)設(shè)計(jì)的合理性和使用價(jià)值。 本文的研究與實(shí)現(xiàn)工作通過實(shí)驗(yàn)和分析得到了驗(yàn)證。結(jié)果表明，本文提出的由FPGA和SDRAM組成的3D頭盔顯示系統(tǒng)完全可以實(shí)現(xiàn)高質(zhì)量的立體視覺效果，從而可以將該廉價(jià)的3D頭盔顯示系統(tǒng)用于我國現(xiàn)代化建設(shè)中所需要的領(lǐng)域。
上傳時(shí)間： 2013-07-16
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隨著我國國民經(jīng)濟(jì)的高速發(fā)展，國內(nèi)高速公路、城市道路、停車場(chǎng)建設(shè)越來越多，對(duì)交通控制、安全管理的要求也日益提高，智能交通系統(tǒng)( IntelligentTransportation Systems，簡稱ITS)已成為當(dāng)前交通管理發(fā)展的主要方向，而車牌識(shí)別系統(tǒng)(License Plate Recognition System，簡稱LPRS)技術(shù)作為智能交通系統(tǒng)的核心，起著舉足輕重的作用，可以被廣泛地應(yīng)用于高速公路自動(dòng)收費(fèi)(ElectronicToll Collection，簡稱ETC)、停車場(chǎng)安全管理、被盜車輛的追蹤、車流統(tǒng)計(jì)等。 目前，車牌識(shí)別系統(tǒng)大多都是基于PC平臺(tái)的，其優(yōu)勢(shì)是實(shí)現(xiàn)容易，但是成本高、實(shí)時(shí)性不強(qiáng)、穩(wěn)定性不高等缺點(diǎn)使其不能廣泛推廣。為了克服以上的缺點(diǎn)，且滿足識(shí)別速度和識(shí)別率的要求，本文在原有車牌識(shí)別硬件系統(tǒng)設(shè)計(jì)的基礎(chǔ)上做了一定的改進(jìn)(原系統(tǒng)在圖像采集、接口通信、系統(tǒng)穩(wěn)定、脫機(jī)工作等方面存在一定問題)，與團(tuán)隊(duì)成員一起設(shè)計(jì)出了新的車牌識(shí)別硬件系統(tǒng)，采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實(shí)現(xiàn)(本人負(fù)責(zé)單DSP+FPGA的原理圖和PCB繪制，另一成員負(fù)責(zé)雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統(tǒng)，主要工作由以下幾個(gè)部分組成： 1.團(tuán)隊(duì)共同完成了新車牌識(shí)別系統(tǒng)的硬件設(shè)計(jì)，采用兩個(gè)板子實(shí)現(xiàn)。其中，本人負(fù)責(zé)單DSP+FPGA板子繪制。 2.團(tuán)隊(duì)一起完成了整個(gè)系統(tǒng)的硬件電路調(diào)試。主要分為如下模塊進(jìn)行調(diào)試：電源，DSP，F(xiàn)PGA，SAA7113H視頻解碼器，LCD液晶顯示和UART接口等。 3.負(fù)責(zé)完成了整個(gè)系統(tǒng)的DSP應(yīng)用程序設(shè)計(jì)。采用DSP/BIOS操作系統(tǒng)來構(gòu)建系統(tǒng)的框架，添加了多個(gè)任務(wù)對(duì)象進(jìn)行管理系統(tǒng)的調(diào)度；用CSL編寫了DSP上的底層驅(qū)動(dòng)：完成了車牌識(shí)別算法在DSP上的移植與優(yōu)化。 4.參與完成了部分FPGA程序的開發(fā)，主要包括圖像采集、存儲(chǔ)、傳輸幾個(gè)模塊等。 最終，本系統(tǒng)實(shí)現(xiàn)了高效、快速的車牌識(shí)別，各模塊工作穩(wěn)定，能脫機(jī)實(shí)現(xiàn)圖像采集、傳輸、識(shí)別、結(jié)果輸出和顯示為一體化的功能；為以后進(jìn)行高性能的車牌識(shí)別算法開發(fā)提供了一個(gè)很好的硬件平臺(tái)。
上傳時(shí)間： 2013-04-24
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隨著信息時(shí)代的到來，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
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SATA接口是新一代的硬盤串行接口標(biāo)準(zhǔn)，和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢(shì)。SATA2．0是SATA的第二代標(biāo)準(zhǔn)，它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù)，速率可達(dá)3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊(duì)列）、端口復(fù)用器、交錯(cuò)啟動(dòng)等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn)，SATA硬盤業(yè)已被廣泛的使用于各種企業(yè)級(jí)和個(gè)人用戶。 硬盤作為主要的信息載體之一，其信息安全問題尤其引起人們的關(guān)注。由于在加密時(shí)需要實(shí)時(shí)處理大量的數(shù)據(jù)，所以對(duì)硬盤數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結(jié)合起來進(jìn)行設(shè)計(jì)和研究，完成基于SATA2．0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價(jià)值和研究價(jià)值。 本論文首先介紹了SATA2．0的總線協(xié)議，其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層，并對(duì)系統(tǒng)設(shè)計(jì)中各個(gè)層次中涉及的關(guān)鍵問題進(jìn)行了闡述。其次，本論文對(duì)ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析，并針對(duì)設(shè)計(jì)中涉及的命令和對(duì)其做出的修改進(jìn)行了說明。接著，本論文對(duì)SATA2．0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解，包括硬件平臺(tái)搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等，剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問題并給出解決問題的方法。然后，對(duì)系統(tǒng)數(shù)據(jù)通路的各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述，并給出各個(gè)模塊的驗(yàn)證結(jié)果。最后，本文簡要的介紹了驗(yàn)證平臺(tái)搭建和測(cè)試環(huán)境、測(cè)試方法等問題，并分析測(cè)試結(jié)果。 本SATA2．0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測(cè)試，目前工作正常，性能良好，已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
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自20世紀(jì)90年代以來，隨著計(jì)算機(jī)技術(shù)、超大規(guī)模集成電路技術(shù)和通信及網(wǎng)絡(luò)技術(shù)的發(fā)展，微機(jī)保護(hù)和測(cè)控裝置的性能得到大幅提升，以此為基礎(chǔ)的變電站自動(dòng)化系統(tǒng)在我國的電力系統(tǒng)中得到長足的發(fā)展和廣泛的應(yīng)用。 @@ 為增加產(chǎn)品的市場(chǎng)競(jìng)爭力，電力系統(tǒng)二次設(shè)備生產(chǎn)廠商緊跟市場(chǎng)需求，將各種具有高性價(jià)比的新型處理器芯片和外圍芯片大量應(yīng)用到變電站自動(dòng)化系統(tǒng)的保護(hù)、測(cè)控裝置上，如32位CPU、數(shù)字信號(hào)處理芯片DSP、高速高精度A/D轉(zhuǎn)換芯片、大容量Flash存儲(chǔ)芯片、可編程邏輯器件CPLD、FPGA等。這些功能強(qiáng)大的器件的應(yīng)用使保護(hù)測(cè)控裝置在外形上趨于小型化集成化，而在功能上則較以前有顯著提升。同時(shí)，各種成熟的商用嵌入式實(shí)時(shí)操作系統(tǒng)的采用使處理器的性能得到充分發(fā)揮，裝置通信、數(shù)據(jù)存儲(chǔ)及處理能力更強(qiáng)，性能大幅提高，程序移植升級(jí)更加方便快捷。 @@ 本論文以現(xiàn)階段國內(nèi)外變電站自動(dòng)化系統(tǒng)測(cè)控技術(shù)為參考，根據(jù)變電站自動(dòng)化系統(tǒng)的發(fā)展趨勢(shì)和要求，研究一種基于ARM和FPGA技術(shù)并采用嵌入式實(shí)時(shí)操作系統(tǒng)的高性能測(cè)控裝置，并給出硬軟件設(shè)計(jì)。 @@ 裝置硬件采用模塊化設(shè)計(jì)，按照測(cè)控裝置基本功能設(shè)計(jì)插件板。分為主CPU插件、交流采樣插件、遙信采集插件、遙控出口插件、直流采樣及輸出插件。除主CPU插件，其他插件的數(shù)量可以根據(jù)需要任意增減，滿足不同用戶的需求。 @@ 裝置主CPU采用目前先進(jìn)的基于ARM技術(shù)的微處理器AT91RM9200，通過數(shù)據(jù)、地址總線和其他插件板連接，構(gòu)成裝置的整個(gè)系統(tǒng)。交流采樣插件采用FPGA技術(shù)，利用ALTERA公司的FPGA芯片EP1K10實(shí)現(xiàn)交流采樣的控制，降低了CPU的負(fù)擔(dān)。 @@ 軟件采用Vxworks嵌入式實(shí)時(shí)操作系統(tǒng)，增加了系統(tǒng)的性能。以任務(wù)來管理不同的軟件功能模塊，利于裝置軟件的并行開發(fā)和維護(hù)。 @@關(guān)鍵詞：測(cè)控裝置；嵌入式實(shí)時(shí)操作系統(tǒng)；ARM；現(xiàn)場(chǎng)可編程門陣列
上傳時(shí)間： 2013-04-24
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近年來，語音識(shí)別研究大部分集中在算法設(shè)計(jì)和改進(jìn)等方面，而隨著半導(dǎo)體技術(shù)的高速發(fā)展，集成電路規(guī)模的不斷增大與各種研發(fā)技術(shù)水平的不斷提高，新的硬件平臺(tái)的推出，語音識(shí)別實(shí)現(xiàn)平臺(tái)有了更多的選擇。語音識(shí)別技術(shù)在與DSP、FPGA、ASIC等器件為平臺(tái)的嵌入式系統(tǒng)結(jié)合后，逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。 本課題通過對(duì)現(xiàn)有各種語音特征參數(shù)與孤立詞語音識(shí)別模型進(jìn)行研究的基礎(chǔ)上，重點(diǎn)探索基于動(dòng)態(tài)時(shí)間規(guī)整算法的DTW模型在孤立詞語音識(shí)別領(lǐng)域的應(yīng)用，并結(jié)合基于FPGA的SOPC系統(tǒng)，在嵌入式平臺(tái)上實(shí)現(xiàn)具有較好精度與速度的孤立詞語音識(shí)別系統(tǒng)。 本系統(tǒng)整體設(shè)計(jì)基于DE2開發(fā)平臺(tái),采用基于Nios II的SOPC技術(shù)。采用這種解決方案的優(yōu)點(diǎn)是實(shí)現(xiàn)了片上系統(tǒng)，減少了系統(tǒng)的物理體積和總體功耗；同時(shí)系統(tǒng)控制核心都在FPGA內(nèi)部實(shí)現(xiàn)，可以極為方便地更新和升級(jí)系統(tǒng)，大大地提高了系統(tǒng)的通用性和可維護(hù)性。 此外，由于本系統(tǒng)需要大量的高速數(shù)據(jù)運(yùn)算，在設(shè)計(jì)中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實(shí)現(xiàn)了語音信號(hào)的端點(diǎn)檢測(cè)模塊，F(xiàn)FT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設(shè)計(jì)模塊。為了提高系統(tǒng)的整體性能，作者充分利用了FPGA的高速并行的優(yōu)勢(shì)，以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設(shè)，使系統(tǒng)處理數(shù)字信號(hào)的能力大大提高，其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。 本論文主要包含了以下幾個(gè)方面： （1）結(jié)合ALTERA CYCLONE II芯片的特點(diǎn)，確定了基于FPGA語音識(shí)別系統(tǒng)的總體設(shè)計(jì)，在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件的選擇和設(shè)計(jì)。 （2）自主設(shè)計(jì)了純硬件描述語言的驅(qū)動(dòng)電路設(shè)計(jì)，完成了高速語音采集的工作，并且對(duì)存儲(chǔ)數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進(jìn)行提取導(dǎo)入MATLAB平臺(tái)測(cè)試數(shù)據(jù)的正確性。整個(gè)程序測(cè)試的方式對(duì)系統(tǒng)的模塊測(cè)試起到重要的作用。 （3）完成高速定點(diǎn)256點(diǎn)的FFT模塊的設(shè)計(jì)，此模塊是系統(tǒng)成敗的關(guān)鍵，實(shí)現(xiàn)高速實(shí)時(shí)的運(yùn)算。 （4）結(jié)合SOPC的特性，設(shè)計(jì)了人機(jī)友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅(qū)動(dòng)接口設(shè)計(jì)完成用戶定制的系統(tǒng)。 （5）進(jìn)行了整體系統(tǒng)測(cè)試，系統(tǒng)可以較穩(wěn)定地實(shí)現(xiàn)實(shí)時(shí)處理的目的，具有一定的市場(chǎng)潛在價(jià)值。
標(biāo)簽： FPGA 語音識(shí)別 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-05-23
上傳用戶：ABCD_ABCD
近年來，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)取得了快速的發(fā)展，F(xiàn)PGA不但解決了信號(hào)處理系統(tǒng)小型化、低功耗、高可靠性等問題，而且基于大規(guī)模FPGA單片系統(tǒng)的片上可編程系統(tǒng)(SOPC)的靈活設(shè)計(jì)方式使其越來越多的取代ASIC的市場(chǎng)。傳統(tǒng)的通用信號(hào)處理系統(tǒng)使用DSP作為處理核心，系統(tǒng)的可重構(gòu)型不強(qiáng)，F(xiàn)PGA解決了這一問題，并且現(xiàn)有的FPGA中，多數(shù)已集成DSP模塊，結(jié)合FPGA較強(qiáng)的信號(hào)并行處理特性使其與DSP信號(hào)處理能力差距很小。因此，F(xiàn)PGA作為處理核心的通用信號(hào)處理系統(tǒng)具有很強(qiáng)的可實(shí)施性。 @@ 基于上述要求，作者設(shè)計(jì)和完成了一個(gè)基于多FPGA的通用實(shí)時(shí)信號(hào)處理系統(tǒng)。該系統(tǒng)采用4片XC3SD1800A作為處理核心，使用DDR2 SDRAM高速存儲(chǔ)實(shí)時(shí)數(shù)據(jù)。作者通過全面的分析，設(shè)計(jì)了核心板、底板和應(yīng)用板分離系統(tǒng)架構(gòu)。該平臺(tái)能夠根據(jù)實(shí)際需求進(jìn)行靈活的搭配，核心板之間的數(shù)據(jù)傳輸采用了LVDS(低電壓差分信號(hào))技術(shù)，從而使得數(shù)據(jù)能夠穩(wěn)定的以非常高的速率進(jìn)行傳輸。 @@ 本系統(tǒng)屬于高速數(shù)字電路的設(shè)計(jì)范疇，因此必須重視信號(hào)完整性的設(shè)計(jì)與分析問題，作者根據(jù)高速電路的設(shè)計(jì)慣例和軟件輔助設(shè)計(jì)的方法，在分析和論證了阻抗控制、PCB堆疊、PCB布局布線等約束的基礎(chǔ)上，順利地完成了PCB繪制與調(diào)試工作。 @@ 作為系統(tǒng)設(shè)計(jì)的重要環(huán)節(jié)，作者還在文中研究了在系統(tǒng)設(shè)計(jì)過程中出現(xiàn)的電源完整性問題，并給出了解決辦法。 @@ LVDS高速數(shù)據(jù)通道接口和DDR2存儲(chǔ)器接口設(shè)計(jì)決定本系統(tǒng)的使用性能，本文基于所選的FPGA芯片進(jìn)行了詳細(xì)的闡述和驗(yàn)證。并結(jié)合系統(tǒng)的核心板和底板，完成了應(yīng)用板，視頻圖像采集、USB、音頻、LCD和LED矩陣模塊顯示等接口的設(shè)計(jì)工作，對(duì)其中的部分接口進(jìn)行了邏輯驗(yàn)證。 @@ 經(jīng)過測(cè)試，該通用的信號(hào)處理平臺(tái)具有實(shí)時(shí)性好、通用性強(qiáng)、可擴(kuò)展和可重構(gòu)等特點(diǎn)，能夠滿足當(dāng)前一些信號(hào)處理系統(tǒng)對(duì)高速、實(shí)時(shí)處理的要求，可以廣泛應(yīng)用于實(shí)時(shí)信號(hào)處理領(lǐng)域。通過本平臺(tái)的研究和開發(fā)工作，為進(jìn)一步研究和設(shè)計(jì)通用、實(shí)時(shí)信號(hào)處理系統(tǒng)打下了堅(jiān)實(shí)的基礎(chǔ)。 @@關(guān)鍵詞：通用實(shí)時(shí)信號(hào)處理；FPGA；信號(hào)完整性；DDR2；LVDS
標(biāo)簽： FPGA 實(shí)時(shí)信號(hào) 處理系統(tǒng)
上傳時(shí)間： 2013-05-27
上傳用戶：qiaoyue
隨著數(shù)碼技術(shù)的不斷發(fā)展，數(shù)字圖像處理的應(yīng)用領(lǐng)域不斷擴(kuò)大，其實(shí)時(shí)處理技術(shù)成為研究的熱點(diǎn)。VLSI技術(shù)的迅猛發(fā)展為數(shù)字圖像實(shí)時(shí)處理技術(shù)提供了硬件基礎(chǔ)。其中FPGA(現(xiàn)場(chǎng)可編程門陣列)的特點(diǎn)使其非常適用于進(jìn)行一些基于像素級(jí)的圖像處理。 傳統(tǒng)的圖像顯示系統(tǒng)必須連接到PC才能觀察圖像視頻，存在著高速實(shí)時(shí)性、穩(wěn)定性問題。本設(shè)計(jì)脫離高清晰工業(yè)相機(jī)必須與PC連接才可以觀看到高清晰圖像的束縛，實(shí)現(xiàn)系統(tǒng)的小型化。針對(duì)130萬像素彩色1/2英寸鎂光CMOS圖像傳感器，提出用硬件實(shí)現(xiàn)Bayer格式到RGB格式轉(zhuǎn)換的設(shè)計(jì)方案，完成由黑白圖像到高清彩色圖像的轉(zhuǎn)換，用SDRAM作緩存，輸出標(biāo)準(zhǔn)VGA信號(hào)，可直接連接VGA顯示器、投影儀等設(shè)備進(jìn)行實(shí)時(shí)的視頻圖像觀看，與模擬相機(jī)740X576分辨率(480線)圖像相比，設(shè)計(jì)圖像畫質(zhì)相當(dāng)于1280X1024分辨率(750線)，最高幀率25fps，整個(gè)結(jié)構(gòu)應(yīng)用FPGA作為主控制器，用少量的緩存代替?zhèn)鹘y(tǒng)的大容量存儲(chǔ)，加快了運(yùn)算速率，減小了電路規(guī)模，滿足圖像實(shí)時(shí)處理的要求，使展現(xiàn)出來的視頻圖像得到質(zhì)的飛躍。可以廣泛應(yīng)用于工業(yè)控制和遠(yuǎn)程監(jiān)控等領(lǐng)域。 論文研究的重點(diǎn)是采用altera公司EP2C芯片前端驅(qū)動(dòng)CMOS圖像傳感器，實(shí)時(shí)采集Bayer圖像象素，分析研究CFA圖像插值算法，實(shí)現(xiàn)了基于FPGA的實(shí)時(shí)線性插值算法，能夠?qū)斎胧敲肯袼?bit、分辨率為1280×1204的Bayer模式圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)重構(gòu)，輸出彩色RGB圖像。由端口FIFO作為數(shù)據(jù)緩沖，存儲(chǔ)一幀圖像到高速SDRAM，構(gòu)建VGA顯示控制器，實(shí)現(xiàn)對(duì)輸入是每像素24bit(RGB101010)、分辨率為640×480、幀頻25HZ彩色圖像進(jìn)行實(shí)時(shí)顯示。 整個(gè)模塊結(jié)構(gòu)包括電源模塊單元等、CMOS成像單元、FPGA數(shù)據(jù)處理單元、SDRAM控制單元、VGA顯示接口單元。 最后，對(duì)系統(tǒng)進(jìn)行了調(diào)試。經(jīng)實(shí)驗(yàn)驗(yàn)證，系統(tǒng)達(dá)到了實(shí)時(shí)性，能正確和可靠的工作。整個(gè)設(shè)計(jì)模塊能夠滿足高幀率和高清晰的實(shí)時(shí)圖像處理，占用系統(tǒng)資源很少，用較少的時(shí)間完成了圖像數(shù)據(jù)的轉(zhuǎn)換，提高了效率。
標(biāo)簽： FPGA 實(shí)時(shí)圖像采集 與處理系統(tǒng)
上傳時(shí)間： 2013-06-08
上傳用戶：zhengjian
本研究針對(duì)目標(biāo)識(shí)別等系統(tǒng)中由于載機(jī)轉(zhuǎn)動(dòng)而使目標(biāo)圖像發(fā)生旋轉(zhuǎn)，給測(cè)量及人眼觀察帶來的影響，因此需要對(duì)目標(biāo)圖像進(jìn)行實(shí)時(shí)的反旋轉(zhuǎn)處理，對(duì)目前出現(xiàn)的消像旋技術(shù)進(jìn)行分析和比較，選擇從電子學(xué)消旋方法出發(fā)，研究圖像消像旋的方法，并給出了基于FPGA的實(shí)時(shí)消像旋系統(tǒng)的完整結(jié)構(gòu)和相應(yīng)的算法設(shè)計(jì)。 本文在對(duì)電子圖像消旋原理的深入分析的基礎(chǔ)上，設(shè)計(jì)并利用Visual C++6.0軟件仿真實(shí)現(xiàn)了一種優(yōu)化的快速旋轉(zhuǎn)算法，再利用后插值處理保證了圖像的質(zhì)量；構(gòu)建了以ACEX EP1K100為核心的數(shù)字圖像實(shí)時(shí)消像旋系統(tǒng)，利用VHDL硬件描述語言實(shí)現(xiàn)了整個(gè)消像旋算法的FPGA設(shè)計(jì)。該系統(tǒng)利用高速相機(jī)和Camera Link接口傳輸圖像，提高了系統(tǒng)的運(yùn)行速度。利用QuartusII和Matlab軟件對(duì)整個(gè)算法設(shè)計(jì)進(jìn)行混合仿真實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠成功地對(duì)采集到的灰度圖像進(jìn)行消像旋處理，旋轉(zhuǎn)后的圖像清晰穩(wěn)定，像素誤差小于一個(gè)像素，而且對(duì)于視頻信號(hào)只有一幀的延時(shí)不到20ms，達(dá)到系統(tǒng)參數(shù)要求。
上傳時(shí)間： 2013-07-04
上傳用戶：MATAIYES
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