本程序可獲取本地網絡端口狀態，通過IP地址，獲取端口號、端口狀態、連接次數...讓用戶清楚本地網絡的安全性。
上傳時間： 2015-10-14
上傳用戶：wangchong
1.JICQ部署 安裝JDBC連接器|SQL SERVER補丁 廣域網需要打開7890（聊天）\1433（數據庫端口） 2.導入數據庫文件(在數據庫文件夾里面) 3.廣域網部署網頁注冊網站申請JICQ號碼,端口需要打開80 訪問地址：http://localhost/register/firsts.htm 4.啟動chatserverthree.java聊天服務器 5.打開主程序MainFrame.java登陸JICQ
上傳時間： 2014-01-04
上傳用戶：362279997
本程序使用MSP430F149控制USB芯片PDIUSBD12；USB 芯片的數據端口與 MCU 的P5 端口按一一對應的關系連接，而控制端口與MCU 的IO 連接關系為： P2.0--WR_N，P2.1--RD_N，P2.2--A0，P2.3--CS_N。因為 MSP430 系列單片機沒有外部總線接口，所以需要上面的四個 IO 與 P5 口配合模擬數據/地址復用的總線讀寫時序，從而實現對D12 的操作。
上傳時間： 2014-01-17
上傳用戶：jkhjkh1982
本程序使用MSP430F149控制IIC總線EEProm AT24C02；MCU的通用輸入輸出(GPIO)端口P1.2、P1.3 與AT24C02 的SCL、SDA端口相連接構成I2C總線，因為MSP430F149 內部沒有專用的I2C接口電路，所以只能用IO端口來模擬I2C時序從而實現對EEPROM的讀寫操作。從圖 3.3 中我們可以看到EEPROM地址選擇端口A0~A2 都外接低電平，所以進行I2C通信時，EEPROM的從機地址是唯一的，即A0~A2 所對應的地址控制位均為 0。 因為AT24C0X(X=1,2,4,8,16)系列芯片的管腳是兼容的，所以用戶也可以自行更換其他型號的芯片，無需改動任何硬件結構，只需注意器件地址和存儲空間尋址模式的變化，相應地修改軟件程序即可。
上傳時間： 2014-01-09
上傳用戶：pompey
T8255-2.asm 8255流水燈顯示實驗 ****************根據查看端口資源修改下列符號值******************* IOY0 EQU 9C00H 片選IOY0對應的端口始地址
上傳時間： 2014-01-23
上傳用戶：jkhjkh1982
IDT7132/7142 是一種高速 2k×8 雙端口靜態 RAM，它擁有兩套完全獨立的 數據、地址和讀寫控制線。文中分析了雙端口 RAM（DPRAM）的設計方案。并 以 IDT7132/7142 為例介紹了雙端口 RAM 的時序、競爭和并行通訊接口設計以及 雷達仿真平臺中的應用。
上傳時間： 2014-01-20
上傳用戶：royzhangsz
用c語言編寫的一款使用方便的 IP、端口掃描工具。利用它，您可以獲得被掃描計算機的 ping 響應時間、主機名稱、計算機名稱、工作組、登錄用戶名、MAC地址、TTL、NetBios 信息等；您也可以指定掃描端口，查看目標計算機開放端口的情況。
上傳時間： 2014-01-13
上傳用戶：ljt101007
5MAC,4PHY 四端口百兆交換機芯片,MII和RMII接口,VLAN,2kMAC地址緩沖表,QFN68
上傳時間： 2021-12-15
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現場可編程門陣列(FPGA，Field Programmable Gate Array)是可編程邏輯器件的一種，它的出現是隨著微電子技術的發展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中。現在，FPGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內部進行邏輯功能的實現并把結果輸出給外部電路，并且根據需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標準的選擇、輸出驅動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現，該課題是成都華微電子系統有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊；同時針對以前設計的I/O模塊不支持雙端標準的缺點，要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構建雙端標準收發轉換電路，與單端標準比較，LVDS具有很多優點： (1)LVDS傳輸的信號擺幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數據傳輸。 (2)LVDS信號擺幅小，從而使得該結構可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內變化，也就是說LVDS允許收發兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發軟件ISE，設計完成了可以用于Virtex系列各低端型號FPGA的IOB結構，它有靈活的可配置性和出色的適應能力，能支持大量的I/O標準，其中包括單端標準，也包括雙端標準如LVDS等。它具有適應性的優點、可選的特性和考慮到被文件描述的硬件結構特征，這些特點可以改進和簡化系統級的設計，為最終的產品設計和生產打下基礎。設計中對包括20種IO標準在內的各電器參數按照用戶手冊描述進行仿真驗證，性能參數已達到預期標準。
上傳時間： 2013-05-15
上傳用戶：shawvi
可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐，它有諸多功能：芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉換，對外圍芯片的驅動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法，依據可配置端口電路能實現的功能和工作原理，運用Cadence的設計軟件，結合華潤上華0.5μm的工藝庫，設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制，對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點，設計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能，為此本文采用二次函數輸出的電路結構來實現以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓，將端口電路設計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內，具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明：在實現TTL高電平輸出時，最大的驅動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8]；同樣，在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能，且驅動能力更加強大。
上傳時間： 2013-07-20
上傳用戶：頂得柱
