基于FPGA的GPIB接口IP核的研究與設計
標簽: FPGA GPIB 接口 IP核
上傳時間: 2013-10-19
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ISE新建工程及使用IP核步驟詳解
標簽: ISE IP核 工程
上傳時間: 2015-01-01
上傳用戶:liuxinyu2016
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項
標簽: ISE_IP DDR ip 教程
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NiosII軟核處理器是Altera公司開發(fā),基于FPGA操作平臺使用的一款高速處理器,為了適應高速運動圖像采集,提出了一種基于NiosII軟核處理的步進電機接口設計,使用verilog HDL語言完成該接口設計,最后通過QuartusII軟件,給出了實驗仿真結果。
標簽: NiosII 軟核處理器 步進電機 接口設計
上傳時間: 2015-01-02
上傳用戶:妄想演繹師
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具,研究了基于FPGA的DDS IP核設計,并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件,結合32位嵌入式CPU軟核Nios II,構成可編程片上系統(tǒng)(SOPC),利用極少的硬件資源實現了可重構信號源。該系統(tǒng)基本功能都在FPGA芯片內完成,利用 SOPC技術,在一片 FPGA 芯片上實現了整個信號源的硬件開發(fā)平臺,達到既簡化電路設計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標簽: FPGA DDS IP核 設計方案
上傳時間: 2013-12-22
上傳用戶:forzalife
論文以Altera公司的Cyclone II系列EP2CSQ208為核心芯片,構建基于FPGA的SOPC嵌入式硬件平臺,并以此平臺為基礎深入研究SOPC嵌入式系統(tǒng)的硬件設計和軟件開發(fā)方法,詳細測試和驗證系統(tǒng)存儲模塊和外圍模塊。同時以嵌入式處理器IP核NioslI為核心,設計出基于NioslI的視覺控制軟件。在應用中引入pc/os.II實時操作系統(tǒng),介紹了實時操作系統(tǒng)I_tc/OS.II的相關概念和移植方法,設計了相關底層軟件及軌跡圖像識別算法,將具體應用程序劃分成多個任務,最終實現了視覺圖像的實時處理及小車的實時控制。 在本設計中,圖像采集部分利用SAA7111A視頻解碼芯片完成視頻信號的采集,利用FPGA完成復雜高速的邏輯控制及時序設計,將采集的數字視頻信號存儲在外擴存儲器SRAM中,以供后續(xù)圖像處理。 在構建NioslI CPU時,自定制了SRAM控制器、irda紅外接口、OC i2c接口、PWM接口和VGA顯示接口等相關外設組件,提供了必要的人機及控制接口,方便系統(tǒng)的控制及調試。
標簽: 嵌入式機器視覺 控制系統(tǒng)
上傳時間: 2013-11-13
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針對目標和背景具有空間連續(xù)性的特點,提出一種基于核密度估計和馬爾科夫隨機場的運動目標檢測方法。首先利用核密度估計計算像素點屬于背景的概率密度,在特征向量中加入顏色空間運動矢量分量來提高對背景擾動和光照變化的魯棒性;然后構造馬爾科夫隨機場,提出一種馬爾科夫隨機場能量函數代價項的構造方法,通過最小化其能量函數得到目標分割結果。實驗結果證明,該運動目標檢測算法對背景擾動和光照變化具有更好的魯棒性,錯誤檢測率更低。
標簽: 核密度估計 隨機場 運動目標檢測
上傳時間: 2014-01-20
上傳用戶:solmonfu
IP核生成文件:(Xilinx/Altera 同) IP核生成器生成 ip 后有兩個文件對我們比較有用,假設生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調用了 xilinx 行為模型庫的模塊,仿真時該文件也要加入工程。(在 ISE中點中該核,在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。
標簽: modelsim 仿真 IP核 仿真庫
上傳時間: 2013-11-02
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三星S34510板子上移植的uCosII源碼
標簽: S34510 uCosII 三星 移植
上傳時間: 2015-01-05
上傳用戶:jichenxi0730
多任務操作系統(tǒng)ucOSII移植到Keil上的源碼
標簽: ucOSII Keil 多任務操作系統(tǒng) 移植
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