針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語(yǔ)言編寫(xiě)出源程序，在Virtex-II Pro 開(kāi)發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信
上傳時(shí)間： 2013-11-19
上傳用戶(hù)：neu_liyan
本文探討的重點(diǎn)是PCB設(shè)計(jì)人員利用IP，并進(jìn)一步采用拓?fù)湟?guī)劃和布線(xiàn)工具來(lái)支持IP，快速完成整個(gè)PCB設(shè)計(jì)。從圖1可以看出，設(shè)計(jì)工程師的職責(zé)是通過(guò)布局少量必要元件、并在這些元件之間規(guī)劃關(guān)鍵互連路徑來(lái)獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設(shè)計(jì)人員，由他們完成剩余的設(shè)計(jì)。 圖1：設(shè)計(jì)工程師獲取IP，PCB設(shè)計(jì)人員進(jìn)一步采用拓?fù)湟?guī)劃和布線(xiàn)工具支持IP，快速完成整個(gè)PCB設(shè)計(jì)。現(xiàn)在無(wú)需再通過(guò)設(shè)計(jì)工程師和PCB設(shè)計(jì)人員之間的交互和反復(fù)過(guò)程來(lái)獲取正確的設(shè)計(jì)意圖，設(shè)計(jì)工程師已經(jīng)獲取這些信息，并且結(jié)果相當(dāng)精確，這對(duì)PCB設(shè)計(jì)人員來(lái)說(shuō)幫助很大。在很多設(shè)計(jì)中，設(shè)計(jì)工程師和PCB設(shè)計(jì)人員要進(jìn)行交互式布局和布線(xiàn)，這會(huì)消耗雙方許多寶貴的時(shí)間。從以往的經(jīng)歷來(lái)看交互操作是必要的，但很耗時(shí)間，且效率低下。設(shè)計(jì)工程師提供的最初規(guī)劃可能只是一個(gè)手工繪圖，沒(méi)有適當(dāng)比例的元件、總線(xiàn)寬度或引腳輸出提示。隨著PCB設(shè)計(jì)人員參與到設(shè)計(jì)中來(lái)，雖然采用拓?fù)湟?guī)劃技術(shù)的工程師可以獲取某些元件的布局和互連，不過(guò)，這個(gè)設(shè)計(jì)可能還需要布局其它元件、獲取其它IO及總線(xiàn)結(jié)構(gòu)和所有互連才能完成。PCB設(shè)計(jì)人員需要采用拓?fù)湟?guī)劃，并與經(jīng)過(guò)布局的和尚未布局的元件進(jìn)行交互，這樣做可以形成最佳的布局和交互規(guī)劃，從而提高PCB設(shè)計(jì)效率。隨著關(guān)鍵區(qū)域和高密區(qū)域布局完成及拓?fù)湟?guī)劃被獲取，布局可能先于最終拓?fù)湟?guī)劃完成。因此，一些拓?fù)渎窂娇赡鼙仨毰c現(xiàn)有布局一起工作。雖然它們的優(yōu)先級(jí)較低，但仍需要進(jìn)行連接。因而一部分規(guī)劃圍繞布局后的元件產(chǎn)生了。此外，這一級(jí)規(guī)劃可能需要更多細(xì)節(jié)來(lái)為其它信號(hào)提供必要的優(yōu)先級(jí)。
標(biāo)簽： PCB 分 利用IP 拓?fù)湟?guī)劃
上傳時(shí)間： 2014-01-14
上傳用戶(hù)：lz4v4
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門(mén)指南
標(biāo)簽： Initiator LogiCORE 157 UG
上傳時(shí)間： 2013-10-13
上傳用戶(hù)：heheh
在軌道信號(hào)檢測(cè)中，如何高精度的檢測(cè)出當(dāng)前的軌道移頻信號(hào)一直是保證列車(chē)安全運(yùn)行的重要課題。根據(jù)我國(guó)軌道移頻信號(hào)的特點(diǎn)，在采用OMAP L137芯片為主的硬件平臺(tái)下，采用欠采樣和ZFFT的方法對(duì)移頻信號(hào)進(jìn)行檢測(cè)，并闡述將算法在硬件平臺(tái)下實(shí)現(xiàn)的流程，為便攜式測(cè)試儀的設(shè)計(jì)提供基礎(chǔ)。該系統(tǒng)實(shí)時(shí)性高，穩(wěn)定性好，可擴(kuò)展性強(qiáng)。
標(biāo)簽： OMAPLI1X 軌道 移頻信號(hào) 測(cè)試系統(tǒng)
上傳時(shí)間： 2013-11-23
上傳用戶(hù)：superman111
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標(biāo)簽： modelsim 仿真 IP核 仿真庫(kù)
上傳時(shí)間： 2013-11-02
上傳用戶(hù)：誰(shuí)偷了我的麥兜
訪(fǎng)問(wèn)TCP/IP協(xié)議棧的vxd例子
標(biāo)簽： TCP vxd IP 訪(fǎng)問(wèn)
上傳時(shí)間： 2015-01-03
上傳用戶(hù)：chenjjer
記錄IP/TCP/UDP/ICMP網(wǎng)絡(luò)包日志
上傳時(shí)間： 2014-12-02
上傳用戶(hù)：cx111111
OICQ黑客工具?？梢圆榭磳?duì)方IP地址，發(fā)匿名信，炸對(duì)方等
上傳時(shí)間： 2015-01-03
上傳用戶(hù)：壞天使kk
示范了Unix和Linux下如何利用Raw Socket構(gòu)造偽裝的TCP、IP、UDP的包
標(biāo)簽： Socket Linux Unix Raw
上傳時(shí)間： 2014-01-02
上傳用戶(hù)：葉山豪
可探索指定IP地址段內(nèi)的所有OICQ用戶(hù)號(hào)碼，可探測(cè)端口，把網(wǎng)吧里的所有機(jī)器的OICQ號(hào)碼都找出來(lái)，可群發(fā)消息
標(biāo)簽： OICQ 地址 號(hào)碼 用戶(hù)
上傳時(shí)間： 2015-01-04
上傳用戶(hù)：rocketrevenge
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