本人上傳了一幅紅外的神七圖片，對(duì)研究紅外圖象處理的也許有用啊
標(biāo)簽： 紅外
上傳時(shí)間： 2013-12-27
上傳用戶(hù)：chenjjer
從http網(wǎng)頁(yè)上抓圖到你的計(jì)算機(jī)show 可以用J++ 或 Sun Javac compile J++ 須要將swing的class放置在 C:\WINDOWS\java\classes\javax\swing J++ 不能抓網(wǎng)絡(luò)的圖但可以抓你計(jì)算機(jī)里面的圖
標(biāo)簽： WINDOWSjavaclassesjav compile Javac class
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：chenlong
這是ASUS EEPC 網(wǎng)卡驅(qū)動(dòng)程式源碼 是研究linux driver的好材料
標(biāo)簽： driver linux ASUS EEPC
上傳時(shí)間： 2014-02-05
上傳用戶(hù)：waitingfy
摘要:實(shí)戰(zhàn)條件下如何評(píng)價(jià)短波跳頻通信系統(tǒng)的抗干擾性能是構(gòu)建短波跳頻通信系統(tǒng)的重要環(huán)rr-}J。由于不 能得到精確的指標(biāo)評(píng)價(jià)值，采川組合賦權(quán)法給出了系統(tǒng)抗干擾性能的評(píng)價(jià)算法已經(jīng)不能適川。給出了一種模糊綜 合評(píng)價(jià)方法，該方法有如下優(yōu)點(diǎn):為避兔專(zhuān)家賦指標(biāo)權(quán)值的卞觀(guān)隨意性，將德?tīng)柗?Delphi)法和層次分析法(AHP)相結(jié)合來(lái)確定指標(biāo)權(quán)值 為了便于專(zhuān)家較準(zhǔn)確地作出評(píng)判，給出了指標(biāo)評(píng)價(jià)等級(jí)，并利川模糊評(píng)價(jià)法給出指標(biāo)評(píng)價(jià)矩 陣，最后得到評(píng)價(jià)結(jié)果。評(píng)價(jià)實(shí)例表明了該方法的有效性。
標(biāo)簽： 短波跳頻 通信系統(tǒng) rr 條件下
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：yzy6007
A test problem generator for non-stationary environments,Branke J的MovingPeak問(wèn)題
標(biāo)簽： non-stationary environments MovingPeak generator
上傳時(shí)間： 2014-12-20
上傳用戶(hù)：秦莞爾w
Chan T. and Shen J., Image Processing and Analysis (2005,400pp)一本圖像處理的書(shū)~很有意思，臺(tái)灣的人寫(xiě)的
標(biāo)簽： T. Processing and Analysis
上傳時(shí)間： 2013-12-22
上傳用戶(hù)：dianxin61
用Delphi6寫(xiě)的演示在程序中如何設(shè)定富于個(gè)性的熱鍵,例如F+J.
上傳時(shí)間： 2016-12-02
上傳用戶(hù)：luke5347
這是一個(gè)傳奇人物的傳奇故事,股神巴菲特大家都不陌生,很不錯(cuò)的內(nèi)容.
上傳時(shí)間： 2016-12-04
上傳用戶(hù)：wanghui2438
基于ARM 微控制器配置FPGA 的實(shí)現(xiàn) 摘 要:介紹了基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX XC2S150PQ208 FPGA 的實(shí)現(xiàn)過(guò)程。這是一種靈活和經(jīng)濟(jì)的FPGA 的配置方法。介紹了ISP 和J TAG 的原 理、系統(tǒng)實(shí)現(xiàn)的流程、硬件電路設(shè)計(jì)、J TAG 驅(qū)動(dòng)算法的實(shí)現(xiàn)和配置時(shí)間的測(cè)試結(jié)果。
標(biāo)簽： FPGA ARM XILINX ATMEL
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：chenxichenyue
FSCQ1565RP J TAG驅(qū)動(dòng)算法是MCU 以J TAG模式配置FPGA 的關(guān) 鍵。算法調(diào)用SVF 配置文件,解釋其中的語(yǔ)法規(guī)范,生成嚴(yán) 格的TAP 總線(xiàn)時(shí)序,驅(qū)動(dòng)MCU 的通用I/ O 管腳來(lái)完成對(duì) FPGA 的配置。其中TAP 時(shí)序是算法設(shè)計(jì)和實(shí)現(xiàn)調(diào)試的一 個(gè)主要方面,時(shí)序關(guān)系[ 2 ]如圖3 所示。
上傳時(shí)間： 2016-12-06
上傳用戶(hù)：zhaoq123
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