本文提出了加快發(fā)展之路 從理論設(shè)計,通過Matlab / Simulink環(huán)境 在定點算法對其行為模擬的 在FPGA或定制實現(xiàn)硅片。這個了 實現(xiàn)了netlist移植的Simulink系統(tǒng) 描述成的硬件描述語言[VHDL]。在這個例子中,這個 Simulink-to-VHDL轉(zhuǎn)換器被設(shè)計來使用 代碼來描述結(jié)構(gòu)VHDL系統(tǒng)互連, 允許簡單的行為說明基本模塊。 結(jié)果VHDL bit-true交付后代碼 比較定點Simulink仿真模型等效 模擬。
標簽： Simulink netlist Matlab FPGA
上傳時間： 2017-03-09
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基于嵌入式 Linux 的多路視頻監(jiān)控系統(tǒng)的設(shè)計 。提出一套基于嵌入式的數(shù)字視頻監(jiān)控系統(tǒng)，以高性能的 ARM 處理器、嵌入式 Linux 操作 系統(tǒng)為核心，以 Internet 為支撐，介紹了系統(tǒng)的硬件設(shè)計和軟件設(shè)計
標簽： Linux 嵌入式 多路 視頻監(jiān)控系統(tǒng)
上傳時間： 2017-03-10
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文章介紹了系統(tǒng)的硬件電路原理與具體實現(xiàn)方法，其中主要包括載波恢 復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對Xilinx 公司FPGA 的特點，對各電 路的實現(xiàn)進行優(yōu)化設(shè)計，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源 消耗，提高硬件利用率。設(shè)計利用Verilog 硬件描述語言完成，通過后仿真驗證 電路正確性，并給出綜合結(jié)果。
標簽： 硬件 電路原理 實現(xiàn)方法
上傳時間： 2013-12-09
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幫助系統(tǒng)工程師，設(shè)計者，管理者在電視廣播上可以順利的傳輸類比訊號至數(shù)位訊號之基礎(chǔ)技術(shù)
上傳時間： 2014-01-07
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功能： 1、作為主機通訊采集兩路下位機數(shù)據(jù)并將此數(shù)據(jù)通過8255送出（十路水位值） 并計算水頭送STC板 2、采集數(shù)據(jù)為BCD碼制，先轉(zhuǎn)換成二進制，處理后再轉(zhuǎn)換成BCD 3、通訊采用方式3，多機通訊，上位機發(fā)地址時TB8=1，其他TB8=0 下位機SM2=1，RB8=1時產(chǎn)生中斷后使SM2=0收發(fā)數(shù)據(jù)，結(jié)束后SM2=1 在此系統(tǒng)中本機硬件地址要設(shè)為0
標簽： 8255 STC BCD 數(shù)據(jù)
上傳時間： 2017-06-10
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電子鐘，實現(xiàn)自動計時。proteus開發(fā)
標簽：
上傳時間： 2014-01-24
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設(shè)計高速電路必須考慮高速訊 號所引發(fā)的電磁干擾、阻抗匹配及串音等效應(yīng)，所以訊號完整性 (signal integrity)將是考量設(shè)計電路優(yōu)劣的一項重要指標，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應(yīng)，才比較可能獲得高品質(zhì)且可靠的設(shè)計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發(fā)之 各種效應(yīng)(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設(shè)計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進修學(xué)習(xí)，否則無法全盤了解儀器之功能，因而無法有效發(fā)揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規(guī)範也必須熟悉，像眼圖分析，探針 效應(yīng)，抖動(jitter)測量規(guī)範及高速串列介面量測規(guī)範等實務(wù)技術(shù)，必須充分 了解研究學(xué)習(xí)，進而才可設(shè)計出優(yōu)良之教學(xué)教材及教具。
標簽： 高速電路
上傳時間： 2021-11-02
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PCIE X4轉(zhuǎn)4路千兆網(wǎng)intel_i350 e2prom+spiflash 4光口4電口配置文件，用于I350網(wǎng)卡硬件開發(fā)：i350_at25256_NET.bini350_at25256_SFP.bini350_m25p40_NET.bini350_m25p40_SFP.bin
標簽： pcie
上傳時間： 2021-11-26
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華為開關(guān)電源電感器設(shè)計 正激式開關(guān)電源變壓器設(shè)計步驟
標簽： 華為 開關(guān)電源
上傳時間： 2021-12-03
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主要內(nèi)容介紹 Allegro 如何載入 Netlist，進而認識新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點的分析，透過本章學(xué)習(xí)可以對 Allegro 和 Capture 之間的互動關(guān)係，同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動作只是針對由 Capture（線路圖部分）產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（Layout部分）1． 在 OrCAD Capture 中設(shè)計好線路圖。2． 然後由 OrCAD Capture 產(chǎn)生 Netlist（annotate 是在進行線路圖根據(jù)第五步產(chǎn)生的資料進行編改）。 3． 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（layout 工作系統(tǒng)）。 4． 在 Allegro 中進行 PCB 的 layout。 5． 把在 Allegro 中產(chǎn)生的 back annotate（Logic）轉(zhuǎn)出（在實際 layout 時可能對原有的 Netlist 有改動過），並轉(zhuǎn)入 OrCAD Capture 裏進行回編。
上傳時間： 2022-04-28
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