由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.
標簽： 寄存器 補碼 全加器 單脈沖
上傳時間： 2013-12-24
上傳用戶：bjgaofei
基于fpga和sopc的用VHDL語言編寫的EDA移位相加硬件乘法器
標簽： fpga VHDL sopc EDA
上傳時間： 2013-11-29
上傳用戶：13517191407
介紹了除法器的設計，采用verilogHDL語言，利用modelsim仿真驗證，壓縮包中包含了流程圖
標簽： 除法器
上傳時間： 2016-02-04
上傳用戶：chenlong
32位除法器 被除數和除數均為16位整數，16位小數 商為32位整數，16位小數 余數為16位整數，16位小數 Verilog HDL 代碼
標簽： 除法器 整數
上傳時間： 2014-02-19
上傳用戶：稀世之寶039
32位除法器的測試程序， 由隨機向量產生函數產生一組隨機數 來驗證計算書否正確
標簽： 除法器 測試程序
上傳時間： 2013-12-12
上傳用戶：youmo81
無符號類型的除法器,有VHDL語言描述了無符號的除法器,包括測試文件
標簽： VHDL 符號 除法器 測試
上傳時間： 2016-04-11
上傳用戶：qq1604324866
[VHDL經典設計26例]--在xilinx芯片上調試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內部三態總線][8--含清零和同步時鐘使能的4位加法計數器][9--數控分頻器][10--4位十進制頻率計][11--譯碼掃描顯示電路][12--用狀態機實現序列檢測器的設計][13--用狀態機對ADC0832電路控制實現SIN函數發生器][14--用狀態機實現ADC0809的采樣電路設計][15--DMA方式A/D采樣控制電路設計][16--硬件電子琴][17--樂曲自動演奏][18--秒表][19--移位相加8位硬件乘法器][20--VGA圖像顯示控制器(彩條)][21--VGA圖像顯示控制器][22--等精度頻率計][23--模擬波形發生器][24--模擬示波器][25--通用異步收發器(UART)][26--8位CPU設計(COP2000)]
標簽： xilinx VHDL 01 02
上傳時間： 2014-09-06
上傳用戶：han_zh
此代碼用于實現基2的SRT除法器設計，可以實現400MHz以上的32位定點無符號數除法器（除數、被除數和余數均由16位整數和16位小數組成，商由32位整數和16位小數構成,包括源代碼和測試文件，可以直接仿真。
標簽： SRT 代碼 除法器
上傳時間： 2013-12-10
上傳用戶：playboys0
除法器的設計本文所采用的除法原理是：對于八位無符號被除數A，先對A轉換成高八位是0低八位是A的數C，在時鐘脈沖的每個上升沿C 向左移動一位，最后一位補零，同時判斷C的高八位是否大于除數B，如是則C的高八位減去B，同時進行移位操作，將C的第二位置1。否則，繼續移位操作。經過八個周期后，所得到的C的高八位為余數，第八位為商。從圖(1)可清楚地看出此除法器的工作原理。此除法器主要包括比較器、減法器、移位器、控制器等模塊。
標簽： 除法器 除法 符號
上傳時間： 2014-11-23
上傳用戶：皇族傳媒
定點除法器程序，分為被除數大于除數和除數大于被除數兩種情況
標簽： 定點 除法器 程序
上傳時間： 2016-06-09
上傳用戶：wweqas
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