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相機(jī)的

  • 基于FPGA的IIR多相濾波器的設(shè)計(jì)研究

    多相濾波器主要應(yīng)用于脈沖多普勒雷達(dá)、通信寬帶數(shù)字接收機(jī)、雷達(dá)自適應(yīng)波束形成等信號(hào)處理領(lǐng)域。在多普勒雷達(dá)信號(hào)處理中國(guó)內(nèi)外關(guān)于FIR濾波器設(shè)計(jì)研究的報(bào)道較多,而對(duì)于IIR濾波器的設(shè)計(jì)研究相對(duì)較少,原因是IIR多相濾波器的設(shè)計(jì)復(fù)雜性,使得IIR濾波器在多普勒雷達(dá)數(shù)字信號(hào)處理中難以發(fā)揮重要作用。本文以脈沖多普勒雷達(dá)信號(hào)處理為背景,主要研究數(shù)字多相濾波器的特點(diǎn)和設(shè)計(jì)方法;進(jìn)而研究數(shù)字多相濾波器的數(shù)字仿真方法與FPGA實(shí)現(xiàn)技術(shù)。對(duì)于自主研究、設(shè)計(jì)和實(shí)現(xiàn)雷達(dá)信號(hào)處理的各種結(jié)構(gòu)的濾波器具有重要的意義。 本文討論了FIR數(shù)字濾波器和IIR數(shù)字濾波器的特點(diǎn)和區(qū)別。對(duì)IIR濾波器的多相結(jié)構(gòu)進(jìn)行了理論分析,重點(diǎn)研究了IIR多相濾波器的設(shè)計(jì)原理。根據(jù)此原理進(jìn)行IIR濾波器的多相設(shè)計(jì)并擴(kuò)展到多通道和多級(jí)結(jié)構(gòu)。在此基礎(chǔ)上,根據(jù)本文研究的多普勒雷達(dá)回波信號(hào)需要四通道處理的要求搭建軟件仿真模型,對(duì)所設(shè)計(jì)的2級(jí)4通道IIR多相濾波器組進(jìn)行了仿真實(shí)驗(yàn),給出仿真結(jié)果,并進(jìn)行了討論。 在完成2級(jí)4通道IIR多相濾波器組的軟件仿真后,利用FPGA設(shè)計(jì)平臺(tái),對(duì)該IIR多相濾波器組進(jìn)行了設(shè)計(jì)仿真和綜合實(shí)現(xiàn)。在實(shí)現(xiàn)過程中進(jìn)行了功能仿真和時(shí)序仿真兩級(jí)仿真驗(yàn)證,結(jié)果表明在模擬硬件環(huán)境中所設(shè)計(jì)的2級(jí)4通道IIR多相濾波器組能夠較好地實(shí)現(xiàn)多普勒雷達(dá)回波信號(hào)多通道的劃分和濾波功能要求,驗(yàn)證了設(shè)計(jì)思路和方法的正確性和可行性。

    標(biāo)簽: FPGA IIR 多相濾波器

    上傳時(shí)間: 2013-04-24

    上傳用戶:gongxinshiwo@163.com

  • 基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)

    隨著現(xiàn)代集成電路技術(shù)的發(fā)展,鎖相環(huán)已經(jīng)成為集成電路設(shè)計(jì)中非常重要的一個(gè)部分,所以對(duì)鎖相環(huán)的研究具有積極的現(xiàn)實(shí)意義。然而傳統(tǒng)的鎖相環(huán)大多是數(shù)模混合電路,在工藝上與系統(tǒng)芯片中的數(shù)字電路存在兼容問題。因此設(shè)計(jì)一...

    標(biāo)簽: FPGA 全數(shù)字 鎖相環(huán)

    上傳時(shí)間: 2013-06-09

    上傳用戶:mosliu

  • 應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法

    介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法,詳細(xì)敘述了其工作原理和設(shè)計(jì)思想,并用可編程邏輯器件FPGA實(shí)現(xiàn)。

    標(biāo)簽: VHDL 嵌入式 全數(shù)字 鎖相環(huán)路

    上傳時(shí)間: 2013-08-11

    上傳用戶:yare

  • 關(guān)于數(shù)字鎖相環(huán)的一點(diǎn)東西

    關(guān)于數(shù)字鎖相環(huán)的一點(diǎn)東西,可以下來看看\r\n

    標(biāo)簽: 數(shù)字鎖相環(huán)

    上傳時(shí)間: 2013-08-26

    上傳用戶:7891

  • 基于幀間差分與模板匹配相結(jié)合的運(yùn)動(dòng)目標(biāo)檢測(cè)

    基于圖形處理器單元(GPU)提出了一種幀間差分與模板匹配相結(jié)合的運(yùn)動(dòng)目標(biāo)檢測(cè)算法。在CUDA-SIFT(基于統(tǒng)一計(jì)算設(shè)備架構(gòu)的尺度不變特征變換)算法提取圖像匹配特征點(diǎn)的基礎(chǔ)上,優(yōu)化隨機(jī)采樣一致性算法(RANSAC)剔除圖像中由于目標(biāo)運(yùn)動(dòng)部分產(chǎn)生的誤匹配點(diǎn),運(yùn)用背景補(bǔ)償?shù)姆椒▽㈧o態(tài)背景下的幀間差分目標(biāo)檢測(cè)算法應(yīng)用于動(dòng)態(tài)情況,實(shí)現(xiàn)了動(dòng)態(tài)背景下的運(yùn)動(dòng)目標(biāo)檢測(cè),通過提取目標(biāo)特征與后續(xù)多幀圖像進(jìn)行特征匹配的方法最終實(shí)現(xiàn)自動(dòng)目標(biāo)檢測(cè)。實(shí)驗(yàn)表明該方法對(duì)運(yùn)動(dòng)目標(biāo)較小、有噪聲、有部分遮擋的圖像序列具有良好的目標(biāo)檢測(cè)效果。

    標(biāo)簽: 幀間差分 模板匹配 運(yùn)動(dòng)目標(biāo)檢測(cè)

    上傳時(shí)間: 2013-10-09

    上傳用戶:ifree2016

  • 開關(guān)電源設(shè)計(jì)指南-介紹電源理論與工程技術(shù)設(shè)計(jì)相結(jié)合的工具書

    本書是一本介紹電源理論與工程技術(shù)設(shè)計(jì)相結(jié)合的工具書,介紹了電源在系統(tǒng)中的作用,設(shè)計(jì)流程......

    標(biāo)簽: 開關(guān)電源 工程技術(shù) 設(shè)計(jì)指南 電源

    上傳時(shí)間: 2013-10-14

    上傳用戶:31633073

  • 高壓變頻器脈波移相變壓器的設(shè)計(jì)

    高壓變頻器是指輸入電源電壓在3~10kV的大功率變頻器。由于其功率大、電壓等級(jí)高,所以對(duì)其輸入諧波、功率因數(shù)等要求很高。采用移相變壓器實(shí)現(xiàn)高壓變頻器的多重化整流,可使高壓變頻器的輸入諧波減小,功率因數(shù)提高。對(duì)容量為630kVA, 36脈波移相變壓器的電流、匝數(shù)參數(shù)進(jìn)行設(shè)計(jì),并對(duì)多重化整流電路進(jìn)行諧波和仿真分析,為工程實(shí)踐提供依據(jù)。

    標(biāo)簽: 高壓變頻器 移相變壓器

    上傳時(shí)間: 2013-11-22

    上傳用戶:lunshaomo

  • 基于FPGA的數(shù)字三相鎖相環(huán)的優(yōu)化設(shè)計(jì)

    數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算,占用大量的硬件邏輯資源。為此,提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案,利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算,并用Verilog HDL硬件描述語(yǔ)言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明,優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源,并能快速、準(zhǔn)確地鎖定相位,具有良好的性能。

    標(biāo)簽: FPGA 數(shù)字 三相 優(yōu)化設(shè)計(jì)

    上傳時(shí)間: 2013-11-15

    上傳用戶:yjj631

  • 基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

    介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)描述了其工作原理和設(shè)計(jì)思想,并用可編程邏輯器件FPGA加以實(shí)面。

    標(biāo)簽: FPGA 全數(shù)字 鎖相環(huán)路

    上傳時(shí)間: 2014-12-28

    上傳用戶:ruixue198909

  • 基于FPGA的數(shù)字三相鎖相環(huán)的優(yōu)化設(shè)計(jì)

    數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算,占用大量的硬件邏輯資源。為此,提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案,利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算,并用Verilog HDL硬件描述語(yǔ)言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明,優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源,并能快速、準(zhǔn)確地鎖定相位,具有良好的性能。

    標(biāo)簽: FPGA 數(shù)字 三相 優(yōu)化設(shè)計(jì)

    上傳時(shí)間: 2013-10-22

    上傳用戶:emhx1990

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