演算法是指利用電腦解決問(wèn)題所需要的具體方法和步驟。也就是說(shuō)給定初始狀態(tài)或輸入數(shù)據(jù)，經(jīng)過(guò)電腦程序的有限次運(yùn)算，能夠得出所要求或期望的終止?fàn)顟B(tài)或輸出數(shù)據(jù)。本書(shū)介紹電腦科學(xué)中重要的演算法及其分析與設(shè)計(jì)技術(shù)
標(biāo)簽： 算法
上傳時(shí)間： 2017-06-09
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文件中詳細(xì)介紹 FLIR 雷達(dá)產(chǎn)品的各項(xiàng)技術(shù)數(shù)據(jù)
上傳時(shí)間： 2015-03-18
上傳用戶(hù)：戴斗笠的神秘人
文件中詳細(xì)列舉出FLIR雷達(dá)產(chǎn)品所使用的頻率波段以及發(fā)射功率資訊！
上傳時(shí)間： 2015-03-18
上傳用戶(hù)：戴斗笠的神秘人
在互補(bǔ)式金氧半(CMOS)積體電路中，隨著量產(chǎn)製程的演進(jìn)，元件的尺寸已縮減到深次微 米(deep-submicron)階段，以增進(jìn)積體電路(IC)的性能及運(yùn)算速度，以及降低每顆晶片的製造 成本。但隨著元件尺寸的縮減，卻出現(xiàn)一些可靠度的問(wèn)題。 在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問(wèn)題而發(fā)展出 LDD(Lightly-Doped Drain) 製程與結(jié)構(gòu); 為了降低 CMOS 元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發(fā)展出 Silicide 製程; 為了降低 CMOS 元件閘級(jí)的寄生電阻 Rg，而發(fā)展出 Polycide 製 程 ; 在更進(jìn)步的製程中把 Silicide 與 Polycide 一起製造，而發(fā)展出所謂 Salicide 製程
標(biāo)簽： Protection CMOS ESD ICs in
上傳時(shí)間： 2020-06-05
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SSL測(cè)試技朮說(shuō)明文檔﹐解決SSL測(cè)試相關(guān)問(wèn)題﹐英文。
上傳時(shí)間： 2013-12-09
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:::::::讀心術(shù)::::::: “吉普賽人祖?zhèn)鞯纳衿孀x心術(shù).它能測(cè)算出你的內(nèi)心感應(yīng)”
標(biāo)簽：
上傳時(shí)間： 2015-08-27
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快速瞭解ECLIPSE 目錄 序言· 一．Eclipse 簡(jiǎn)介 二．Eclipse 組織 三．Eclipse 相關(guān)術(shù)語(yǔ) 四．Eclipse 平臺(tái) 五．EMF & GEF 介紹 六．關(guān)於Eclipse、SWT 和JFace 一個(gè)SWT 應(yīng)用程式的基礎(chǔ)材料 基本控制項(xiàng) 標(biāo)籤 文件 按鈕 事件監(jiān)聽(tīng)器 複合控制項(xiàng) Shell 佈局管理器 FillLayout GridLayout GridData 15 建立一個(gè)執(zhí)行程式 為什麼使用SWT 七．OSGI 簡(jiǎn)介 Eclipse 資源 附錄1 SWT 的內(nèi)幕？ 附錄2 相關(guān)網(wǎng)站 附錄3 外掛開(kāi)發(fā)
標(biāo)簽： Eclipse ECLIPSE EMF GEF
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網(wǎng)絡(luò)奇技贏巧大搜捕
標(biāo)簽： 網(wǎng)絡(luò)
上傳時(shí)間： 2013-04-15
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專(zhuān)輯類(lèi)-網(wǎng)絡(luò)及電腦相關(guān)專(zhuān)輯-114冊(cè)-4.31G 網(wǎng)絡(luò)奇技贏巧大搜捕.pdf
標(biāo)簽： 網(wǎng)絡(luò)
上傳時(shí)間： 2013-07-25
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PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱(chēng)為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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