本文采用了技術比較成熟的VHDL語言進行設計，并使用Quartus II軟件進行時序仿真。由仿真結果可知，無論是在功能的實現上還是在搜索的準確性、高效性以及FPGA片上資源的利用率上，本設計方案都具有明顯的優越性。
上傳時間： 2013-11-03
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以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
上傳時間： 2013-12-22
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Spartan-3AN 器件帶有可以用于儲存配置數據的片上Flash 存儲器。如果在您的設計中Flash 存儲器沒有與外部相連，那么Flash 存儲器無法從I/O 引腳讀取數據。由于Flash 存儲器在FPGA 內部，因此配置過程中Spartan-3AN 器件比特流處于隱藏狀態。這一配置成了設計安全的起點，因為無法直接從Flash 存儲器拷貝設計。
上傳時間： 2013-10-31
上傳用戶：R50974
隨著消費者數據需求量的不斷攀升，全球范圍內的運營商無一不面臨著對無線帶寬前所未有的增長需求。值得慶幸的是，包括標準制定機構 3GPP 等在內的整個行業都在竭盡全力來支持這種需求。LTE 正是為幫助運營商滿足這一指數級數據增長需求應運而生的最佳技術選擇。由于 LTE 部署實施已趨成熟，基站制造商紛紛熱衷于采用片上系統架構(SoC)，以使運營商可在維持并提升服務質量的同時還能大幅降低網絡成本。
上傳時間： 2015-01-02
上傳用戶：墻角有棵樹
硬盤存儲數據是根據電、磁轉換原理實現的。硬盤由一個或幾個表面鍍有磁性物質的金屬或玻璃等物質盤片以及盤片兩面所安裝的磁頭和相應的控制電路組成(圖1)，其中盤片和磁頭密封在無塵的金屬殼中。 硬盤工作時，盤片以設計轉速高速旋轉，設置在盤片表面的磁頭則在電路控制下徑向移動到指定位置然后將數據存儲或讀取出來。當系統向硬盤寫入數據時，磁頭中“寫數據”電流產生磁場使盤片表面磁性物質狀態發生改變，并在寫電流磁場消失后仍能保持，這樣數據就存儲下來了；當系統從硬盤中讀數據時，磁頭經過盤片指定區域，盤片表面磁場使磁頭產生感應電流或線圈阻抗產生變化，經相關電路處理后還原成數據。因此只要能將盤片表面處理得更平滑、磁頭設計得更精密以及盡量提高盤片旋轉速度，就能造出容量更大、讀寫數據速度更快的硬盤。這是因為盤片表面處理越平、轉速越快就能越使磁頭離盤片表面越近，提高讀、寫靈敏度和速度；磁頭設計越小越精密就能使磁頭在盤片上占用空間越小，使磁頭在一張盤片上建立更多的磁道以存儲更多的數據。
上傳時間： 2013-10-21
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8051的IP軟核，使用硬件描述語言編寫，可以下載到FPGA/CPLD中作為片上系統的處理器
上傳時間： 2014-08-18
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這是本人參與實驗室項目編寫的實現dvb-mpeg2碼流解復用中和碼流相關的源代碼，用c實現，dsp是ti的5416，中間用到了，計時、中斷、時鐘鎖存寄存器設置，對于學習dsp編程很有幫助
上傳時間： 2015-05-10
上傳用戶：stampede
本書主要介紹Altera公司的軟核CPU——nios和采用該CPU進行嵌入式系統設計的流程與方法。并以此為著眼點，介紹Altera的片上可編程系統SOPC的設計原理與實踐技術，引領讀者在低投入的情況下，較快地進入片上系統soc的殿堂。
上傳時間： 2013-12-13
上傳用戶：haoxiyizhong
在FPGA系統設計中，要達到性能最大化需要平衡具有混合性能效率的元器件，包括邏輯構造(fabric)、片上存儲器、DSP和I/O帶寬。在本文中，我將向你解釋怎樣能在追求更高系統級性能的過程中受益于Xilinx® 的Virtex™ -5 FPGA構建模塊，特別是新的ExpressFabric™ 技術。以針對邏輯和算術功能的量化預期性能改進為例，我將探究ExpressFabric架構的主要功能。基于實際客戶設計的基準將說明Virtex-5ExpressFabric技術性能平均比前一代Virtex-4 FPGA要高30％。
上傳時間： 2015-08-29
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2006altera大賽－基于軟核Nios的寬譜正弦信號發生器設計：摘要：本設計運用了基于 Nios II 嵌入式處理器的 SOPC 技術。系統以 ALTERA公司的 Cyclone 系列 FPGA 為數字平臺，將微處理器、總線、數字頻率合成器、存儲器和 I/O 接口等硬件設備集中在一片 FPGA 上，利用直接數字頻率合成技術、數字調制技術實現所要求波形的產生，用 FPGA 中的 ROM 儲存 DDS 所需的波形表，充分利用片上資源，提高了系統的精確度、穩定性和抗干擾性能。使用新的數字信號處理（DSP）技術，通過在 Nios 中軟件編程解決 不同的調制方式的實現和選擇。系統頻率實現 1Hz～20MHz 可調，步進達到了1Hz；完成了調幅、調頻、二進制 PSK、二進制 ASK、二進制 FSK 調制和掃頻輸出的功能。
標簽： Nios Cyclone altera ALTERA
上傳時間： 2015-09-02
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