采用軟件校正的TMS320f2812內(nèi)置ADC采樣值方案
上傳時(shí)間： 2013-08-02
上傳用戶：wang5829
SD4840/4841/4842/4843/4844是用于開關(guān)電源的內(nèi)置高壓MOSFET電流模式PWM控制器系列產(chǎn)品。該電路待機(jī)功耗低，啟動(dòng)電流低。在待機(jī)模式下，電路進(jìn)入打嗝模式，從而有效地降低電路的
標(biāo)簽： MOSFET PWM 內(nèi)置 電流模式
上傳時(shí)間： 2013-04-24
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介紹了單電源運(yùn)放為什么需要加偏置電源，以及試驗(yàn)單電源運(yùn)放的注意事項(xiàng)。
上傳時(shí)間： 2013-07-29
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LM3S系列ADC例程：內(nèi)置的溫度傳感器
標(biāo)簽： LM3S ADC 內(nèi)置 溫度傳感器
上傳時(shí)間： 2013-04-24
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iSensor IMU快速入門指南和偏置優(yōu)化技巧
上傳時(shí)間： 2014-12-23
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AW5007_CN_V0.95_EZ-FM內(nèi)置FM天線的低噪聲放_(tái)大器
標(biāo)簽： EZ-FM 5007 0.95 CN_V
上傳時(shí)間： 2014-01-14
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共源共柵級(jí)放大器可提供較高的輸出阻抗和減少米勒效應(yīng)，在放大器領(lǐng)域有很多的應(yīng)用。本文提出一種COMS工藝下簡單的高擺幅共源共柵偏置電路，且能應(yīng)用于任意電流密度。根據(jù)飽和電壓和共源共柵級(jí)電流密度的定義,本文提出器件寬長比與輸出電壓擺幅的關(guān)系,并設(shè)計(jì)一種高擺幅的共源共柵級(jí)偏置電路。
上傳時(shí)間： 2013-10-08
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BGA焊球重置工藝
上傳時(shí)間： 2013-11-01
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-10-28
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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