圖像采集是數(shù)字化圖像處理的第一步，開發(fā)圖像采集平臺(tái)是視覺系統(tǒng)開發(fā)的基礎(chǔ)。視覺檢測(cè)的速度是視覺檢測(cè)要解決的關(guān)鍵技術(shù)之一，也是專用圖像處理系統(tǒng)設(shè)計(jì)所要完成的首要目標(biāo)
標(biāo)簽： 高速圖像采集
上傳時(shí)間： 2013-04-24
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隨著國(guó)民經(jīng)濟(jì)的發(fā)展和社會(huì)的進(jìn)步，人們?cè)絹碓叫枰憬莸慕煌üぞ撸瑥亩龠M(jìn)了汽車工業(yè)的發(fā)展，同時(shí)汽車發(fā)動(dòng)機(jī)檢測(cè)維修等相關(guān)行業(yè)也發(fā)展起來。在汽車發(fā)動(dòng)機(jī)檢測(cè)維修中，發(fā)動(dòng)機(jī)電腦(Electronic Control．Unit-ECU)檢測(cè)維修是其中最關(guān)鍵的部分。發(fā)動(dòng)機(jī)電腦根據(jù)發(fā)動(dòng)機(jī)的曲軸或凸輪軸傳感器信號(hào)控制發(fā)動(dòng)機(jī)的噴油、點(diǎn)火和排氣。所以，維修發(fā)動(dòng)機(jī)電腦時(shí)，必須對(duì)其施加正確的信號(hào)。目前，許多發(fā)動(dòng)機(jī)的曲軸和凸輪軸傳感器信號(hào)已不再是正弦波和方波等傳統(tǒng)信號(hào)，而是多種復(fù)雜波形信號(hào)。為了能夠提供這種信號(hào)，本文研究并設(shè)計(jì)了一種能夠產(chǎn)生復(fù)雜波形的低成本任意波形發(fā)生器(Arbitrary Waveform Generator-AWG)。 本文提出的任意波形發(fā)生器依據(jù)直接數(shù)字頻率合成(Direct Digial FrequencySynthesis-DDFS)原理，采用自行設(shè)計(jì)現(xiàn)場(chǎng)可編程門陣列(FPGA)的方案實(shí)現(xiàn)頻率合成，擴(kuò)展數(shù)據(jù)存儲(chǔ)器存儲(chǔ)波形的量化幅值(波形數(shù)據(jù))，在微控制單元(MCU)的控制與協(xié)調(diào)下輸出頻率和相位均可調(diào)的信號(hào)。 任意波形發(fā)生器主要由用戶控制界面、DDFS模塊、放大及濾波、微控制器系統(tǒng)和電源模塊五部分組成。在設(shè)計(jì)中采用FPGA芯片EPF10K10QC208-4實(shí)現(xiàn)DDFS的硬件算法。波形調(diào)整及濾波由兩級(jí)放大電路來完成：第一級(jí)對(duì)D/A輸出信號(hào)進(jìn)行調(diào)整；第二級(jí)完成信號(hào)濾波及信號(hào)幅值和偏移量的調(diào)節(jié)。電源模塊利用三端集成穩(wěn)壓器進(jìn)行電壓值變換，利用極性轉(zhuǎn)換芯片ICL7660實(shí)現(xiàn)正負(fù)極性轉(zhuǎn)換。 該任意波形發(fā)生器與通用模擬信號(hào)源相比具有：輸出頻率誤差小，分辨率高，可產(chǎn)生任意波形，成本低，體積小，使用方便，工作穩(wěn)定等優(yōu)點(diǎn)，十分適合汽車維修行業(yè)使用，具有較好的市場(chǎng)前景。
標(biāo)簽： FPGA 任意波形發(fā)生器
上傳時(shí)間： 2013-04-24
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8051處理器自誕生起近30年來，一直都是嵌入式應(yīng)用的主流處理器，不同規(guī)模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產(chǎn)品。該處理器極具靈活性，可讓開發(fā)者自行定義部分指令，量身訂制所需的功能模塊和外設(shè)接口，而且有標(biāo)準(zhǔn)版和經(jīng)濟(jì)版等多種版本可供選擇，可讓設(shè)計(jì)人員各取所需，實(shí)現(xiàn)更高性價(jià)比的結(jié)構(gòu)。如此多的優(yōu)越性使得8051處理器牢固地占據(jù)著龐大的應(yīng)用市場(chǎng)，因此研究和發(fā)展8051及與其兼容的接口具有極大的應(yīng)用前景。在眾多8051的外設(shè)接口中，I2C總線接口扮演著重要的角色。通用的12C接口器件，如帶12C總線的RAM，ROM，AD／DA，LCD驅(qū)動(dòng)器等，越來越多地應(yīng)用于計(jì)算機(jī)及自動(dòng)控制系統(tǒng)中。因此，本論文的根本目的就是針對(duì)如何在8051內(nèi)核上擴(kuò)展I2C外設(shè)接口進(jìn)行較深入的研究。 本課題項(xiàng)目采用可編程技術(shù)來開發(fā)805l核以及12C接口。由于8051內(nèi)核指令集相容，我們能借助在現(xiàn)有架構(gòu)方面的經(jīng)驗(yàn)，發(fā)揮現(xiàn)有的大量代碼和工具的優(yōu)勢(shì)，較快地完成設(shè)計(jì)。在8051核模塊里，我們主要實(shí)現(xiàn)中央處理器、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)／計(jì)數(shù)器、并行接口、串行接口和中斷系統(tǒng)等七大單元及數(shù)據(jù)總線、地址總線和控制總線等三大總線，這些都是標(biāo)準(zhǔn)8051核所具有的模塊。在其之上我們?cè)偾度?2C的串行通信模塊，采用自下而上的方法，逐次實(shí)現(xiàn)一位的收發(fā)、一個(gè)字節(jié)的收發(fā)、一個(gè)命令的收發(fā)，直至實(shí)現(xiàn)I2C的整個(gè)通信協(xié)議。 8051核及I2C總線的研究通過可編程邏輯器件和一塊外圍I2C從設(shè)備TMPl01來驗(yàn)證。本課題的最終目的是可編程邏輯器件實(shí)現(xiàn)的8051核成功并高效地控制擴(kuò)展的12C接口與從設(shè)備TMPl01通信。 用EP2C35F672C6芯片開發(fā)的12C接口，數(shù)據(jù)的傳輸速率由該芯片嵌入8051微處理的時(shí)鐘頻率決定。經(jīng)測(cè)試其傳輸速率可達(dá)普通速率和快速速率。 目前集成了該12C接口的8051核已經(jīng)在工作中投入使用，主要用于POS設(shè)備的用戶數(shù)據(jù)加密及對(duì)設(shè)備溫度的實(shí)時(shí)控制。雖然該設(shè)備尚未大批量投產(chǎn)，但它已成功通過PCI(PaymentCardIndustry)協(xié)會(huì)認(rèn)證。
標(biāo)簽： FPGA 8051 I2C 內(nèi)核
上傳時(shí)間： 2013-06-18
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JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國(guó)際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點(diǎn)，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動(dòng)態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實(shí)時(shí)性強(qiáng)，本課題就是針對(duì)這兩個(gè)方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實(shí)時(shí)采集攝像頭傳送的動(dòng)態(tài)圖像，進(jìn)行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計(jì)結(jié)果完全達(dá)到了實(shí)時(shí)性的要求。 本文從系統(tǒng)實(shí)現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺(tái)，介紹FPGA的結(jié)構(gòu)特點(diǎn)以及它的設(shè)計(jì)流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標(biāo)準(zhǔn)實(shí)現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對(duì)FPGA在算法實(shí)現(xiàn)上的特點(diǎn)，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計(jì)了基于改進(jìn)的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對(duì)JPEG編解碼進(jìn)行簡(jiǎn)化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運(yùn)行，在FPGA芯片上實(shí)現(xiàn)整個(gè)JPEG實(shí)時(shí)圖像編解碼系統(tǒng)(soc)。 在FPGA上實(shí)現(xiàn)硬件模塊化的JPEG算法，具有造價(jià)低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點(diǎn)，適用于精度要求高且需要對(duì)圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識(shí)別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動(dòng)畫特技制作，對(duì)降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實(shí)意義。通過在FPGA上實(shí)現(xiàn)JPEG編解碼，進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢(shì)所在，深入了解進(jìn)行此類硬件模塊設(shè)計(jì)的技術(shù)特點(diǎn)，是本課題的重要學(xué)術(shù)意義所在。
標(biāo)簽： FPGA JPEG 實(shí)時(shí)圖像 編解碼
上傳時(shí)間： 2013-04-24
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AD系列芯片 1.模數(shù)轉(zhuǎn)換器 AD1380JD 16位 20us高性能模數(shù)轉(zhuǎn)換器(民用級(jí)) AD1380KD 16位 20us高性能模數(shù)轉(zhuǎn)換器(民用級(jí)) AD1671JQ 12位 1.25MHz采樣速率 帶寬2MHz模數(shù)轉(zhuǎn)換器(民用級(jí)) AD1672AP 12位 3MHz采樣速率 帶寬20MHz單電源模數(shù)轉(zhuǎn)換器(工業(yè)級(jí)) AD1674JN 12位 100KHz采樣速率 帶寬500KHz模數(shù)轉(zhuǎn)換器(民用級(jí)) AD1674AD 12位 100KHz采樣速率 帶寬500KHz模數(shù)轉(zhuǎn)換器(工業(yè)級(jí))
標(biāo)簽： AD芯片
上傳時(shí)間： 2013-05-19
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基于FPGA的靜止圖像壓縮系統(tǒng)的研究-JPEG編碼器的設(shè)計(jì)電力電子與電力傳動(dòng)數(shù)字圖像在人們生活中的應(yīng)用越來越廣泛，由于原始圖像數(shù)據(jù)量比較大，因此數(shù)字圖像壓縮技術(shù)逐漸成為圖像應(yīng)用的一個(gè)核心環(huán)節(jié)。在數(shù)字圖像壓縮領(lǐng)域，國(guó)際標(biāo)準(zhǔn)化組織于1992年推出的JPEG標(biāo)準(zhǔn)應(yīng)用最為廣泛。 本文基于FPGA設(shè)計(jì)了JPEG圖像壓縮系統(tǒng)，通過改進(jìn)算法，優(yōu)化結(jié)構(gòu)，在合理的利用硬件資源的條件下，有效的挖掘出算法內(nèi)部的并行性。改進(jìn)了DCT變換算法，設(shè)計(jì)了并行查找表結(jié)構(gòu)的乘法器，采用了流水線優(yōu)化算法來解決時(shí)間并行性問題，提高了DCT模塊的運(yùn)算速度。依據(jù)Huffman編碼表的規(guī)律性，采用并行查找表結(jié)構(gòu)，用較少的存儲(chǔ)單元完成了Huffman編碼運(yùn)算，同時(shí)提高了編碼速度。整個(gè)設(shè)計(jì)通過EDA軟件進(jìn)行了邏輯綜合及功能與時(shí)序仿真。綜合和仿真結(jié)果表明，本文提出的算法在速度和資源利用方面均達(dá)到了較好的狀態(tài)，可滿足實(shí)時(shí)JPEG圖像壓縮的要求。 設(shè)計(jì)了一個(gè)硬件開發(fā)平臺(tái)，對(duì)JPEG圖像壓縮系統(tǒng)進(jìn)行了驗(yàn)證。硬件平臺(tái)上使用ADV7181B來實(shí)現(xiàn)AD轉(zhuǎn)換；使用TI公司TMS320C6416型DSP芯片實(shí)現(xiàn)了系統(tǒng)配置以及通過PCI接口與上位機(jī)PC的實(shí)現(xiàn)數(shù)據(jù)交換；使用Microsoft VC++6．0開發(fā)平臺(tái)開發(fā)了系統(tǒng)控制軟件平臺(tái)，實(shí)現(xiàn)對(duì)整個(gè)壓縮系統(tǒng)的控制。
標(biāo)簽： FPGA 圖像壓縮系統(tǒng)
上傳時(shí)間： 2013-05-24
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目前，數(shù)字信號(hào)處理廣泛應(yīng)用于通信、雷達(dá)、聲納、語音與圖像處理等領(lǐng)域，信號(hào)處理算法理論己趨于成熟，但其具體硬件實(shí)現(xiàn)方法卻值得探討。FPGA是近年來廣泛應(yīng)用的超大規(guī)模、超高速的可編程邏輯器件，由于其具有高集成度、高速、可編程等優(yōu)點(diǎn)，大大推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的單片化、自動(dòng)化，縮短了單片數(shù)字系統(tǒng)的設(shè)計(jì)周期、提高了設(shè)計(jì)的靈活性和可靠性，在超高速信號(hào)處理和實(shí)時(shí)測(cè)控方面有非常廣泛的應(yīng)用。本文對(duì)FPGA的數(shù)據(jù)采集與處理技術(shù)進(jìn)行研究，基于FPGA在數(shù)據(jù)采樣控制和信號(hào)處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點(diǎn)，把FPGA作為整個(gè)數(shù)據(jù)采集與處理系統(tǒng)的控制核心。主要研究?jī)?nèi)容如下： FPGA的單片系統(tǒng)研究。針對(duì)數(shù)據(jù)采集與處理，對(duì)FPGA進(jìn)行選型，設(shè)計(jì)了基于FPGA的單片系統(tǒng)的結(jié)構(gòu)。把整個(gè)控制系統(tǒng)分為三個(gè)部分：多通道采樣控制模塊，數(shù)據(jù)處理模塊，存儲(chǔ)控制模塊。 多通道采樣控制模塊的設(shè)計(jì)。利用4片AD7506和一片AD7862對(duì)64路模擬量進(jìn)行周期采樣，分別設(shè)計(jì)了通道選擇控制模塊和A/D轉(zhuǎn)換控制模塊，并進(jìn)行了仿真，完成了基于FPGA的多通道采樣控制。 數(shù)據(jù)處理模塊的設(shè)計(jì)。FFT算法在數(shù)字信號(hào)處理中占有重要的地位，因此本文研究了FFT的硬件實(shí)現(xiàn)結(jié)構(gòu)，提出了用FPGA實(shí)現(xiàn)FFT的一種設(shè)計(jì)思想，給出了總體實(shí)現(xiàn)框圖。分別設(shè)計(jì)了旋轉(zhuǎn)因子復(fù)數(shù)乘法器，碟形運(yùn)算單元，存儲(chǔ)器，控制器，并分別進(jìn)行了仿真。重點(diǎn)設(shè)計(jì)實(shí)現(xiàn)了FFT算法中的蝶形處理單元，采用了一種高效乘法器算法設(shè)計(jì)實(shí)現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器，從而提高了蝶形處理器的運(yùn)算速度，降低了運(yùn)算復(fù)雜度。理論分析和仿真結(jié)果表明，狀態(tài)機(jī)控制器成功地對(duì)各個(gè)模塊進(jìn)行了有序、協(xié)調(diào)的控制。 存儲(chǔ)控制模塊的設(shè)計(jì)。利用閃存芯片K9K1G08UOA對(duì)采集處理后的數(shù)據(jù)進(jìn)行存儲(chǔ)，設(shè)計(jì)了FPGA與閃存的硬件連接，設(shè)計(jì)了存儲(chǔ)控制模塊。 本文對(duì)FFT算法的硬件實(shí)現(xiàn)進(jìn)行了研究，結(jié)合單片系統(tǒng)的特點(diǎn)，把整個(gè)系統(tǒng)分為多通道采樣控制模塊，數(shù)據(jù)處理模塊，存儲(chǔ)控制模塊進(jìn)行設(shè)計(jì)和仿真。設(shè)計(jì)采用VHDL編寫程序的源代碼。仿真測(cè)試結(jié)果表明，此FPGA單片系統(tǒng)可完成對(duì)實(shí)時(shí)信號(hào)的高速采集與處理。
標(biāo)簽： FPGA 數(shù)據(jù)采集 處理技術(shù)
上傳時(shí)間： 2013-07-06
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我公司開發(fā)小家電常用的芯片列表，用在腳浴盆控制板，LED控制板，咖啡機(jī)，果汁機(jī)，電話機(jī)，對(duì)講機(jī)，安防設(shè)備，工礦燈等
上傳時(shí)間： 2013-07-03
上傳用戶：hjshhyy
圖像處理技術(shù)是信息科學(xué)中近幾十年來發(fā)展最為迅速的學(xué)科之一。目前，數(shù)字圖像處理技術(shù)被廣泛應(yīng)用于航空航體、通信、醫(yī)學(xué)及工業(yè)生產(chǎn)領(lǐng)域中。圖像處理系統(tǒng)的硬件實(shí)現(xiàn)一般來講有三種方式：專用的圖像處理器件主要有專用集成芯片(Application SpecificIntegrated Circuit)、數(shù)字信號(hào)處理器(Digital Signal Process)和現(xiàn)場(chǎng)可編程門陣列(FieldProgrammable GateArray)以及相關(guān)電路組成。它們可以實(shí)時(shí)高速完成各種圖像處理算法。圖像處理中，低層的圖像預(yù)處理的數(shù)據(jù)量很大，要求處理速度快，但運(yùn)算結(jié)果相對(duì)比較簡(jiǎn)單。相對(duì)于其他兩種系統(tǒng)，基于FPGA的圖像處理系統(tǒng)非常合適用于圖像的預(yù)處理。 本文設(shè)計(jì)了一種基于FPGA的圖像處理系統(tǒng)。它的主要功能有：對(duì)攝像頭送來的視頻數(shù)據(jù)進(jìn)行采集，并把它數(shù)字化；實(shí)現(xiàn)中值濾波和邊緣檢測(cè)這兩種圖像增強(qiáng)算法；將數(shù)字視頻信號(hào)轉(zhuǎn)換為模擬信號(hào)。 圖像處理系統(tǒng)由主處理器單元、圖像編碼單元和圖像解碼單元三部分組成。FPGA作為整個(gè)系統(tǒng)的核心器件，不僅要模擬出12C總線協(xié)議，完成視頻解碼芯片和編碼芯片的初始化；還要對(duì)視頻流同步信號(hào)提取，實(shí)現(xiàn)圖像采集控制，并將圖像信號(hào)存儲(chǔ)在SRAM中；圖像增強(qiáng)算法也是在FPGA中實(shí)現(xiàn)。采用PHILIPS公司的專用視頻解碼芯片SAA7111A將模擬視頻轉(zhuǎn)化數(shù)字視頻；視頻編碼芯片SAA7121完成數(shù)字視頻到模擬視頻的轉(zhuǎn)化。
標(biāo)簽： FPGA 圖像處理系統(tǒng)
上傳時(shí)間： 2013-07-19
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隨著系統(tǒng)芯片(SoC)設(shè)計(jì)復(fù)雜度不斷增加，使得縮短面市時(shí)間的壓力越來越大。雖然IP核復(fù)用大大減少了SoC的設(shè)計(jì)時(shí)間，但是SoC的驗(yàn)證仍然非常復(fù)雜耗時(shí)。SoC和ASIC的最大不同之處在于它的規(guī)模和復(fù)雜的系統(tǒng)性，除了大量硬件模塊之外，SoC還需要大量的同件和軟件，如操作系統(tǒng)，驅(qū)動(dòng)程序以及應(yīng)用程序等。面對(duì)SoC數(shù)目眾多的硬件模塊，復(fù)雜的嵌入式軟件，由于軟件仿真速度和仿真模犁的局限性，驗(yàn)證往往難以達(dá)到令人滿意的要求，耗費(fèi)了大最的時(shí)間，將給系統(tǒng)芯片的上市帶來嚴(yán)重的影響。為了減少此類情況的發(fā)生，在流樣片之前，進(jìn)行基于FPGA的系統(tǒng)原型驗(yàn)證，即在FPGA上快速地實(shí)現(xiàn)SoC設(shè)計(jì)中的硬件模塊，讓軟件模塊在真正的硬件環(huán)境中高速運(yùn)行，從而實(shí)現(xiàn)SoC設(shè)計(jì)的軟硬件協(xié)同驗(yàn)證。這種方法已經(jīng)成為SoC設(shè)計(jì)流程前期階段常用的驗(yàn)證方法。 在簡(jiǎn)要分析幾種業(yè)內(nèi)常用的驗(yàn)證技術(shù)的基礎(chǔ)上，本文重點(diǎn)闡述了基于FPGA的SoC驗(yàn)證流程與技術(shù)。結(jié)合Mojox數(shù)碼相機(jī)系統(tǒng)芯片(以下簡(jiǎn)稱為Mojox SoC)的FPGA原型驗(yàn)證平臺(tái)的設(shè)計(jì)，介紹了Mojox FPGA原型驗(yàn)證平臺(tái)的硬件設(shè)計(jì)過程和Mojox SoC的FPGA原型實(shí)現(xiàn)，并采用基于模塊的FPGA設(shè)計(jì)實(shí)現(xiàn)方法，加快了原型驗(yàn)證的工作進(jìn)程。 本文還介紹了Mojox SoC中ARM固件和PC應(yīng)用軟件等原型軟件的設(shè)計(jì)實(shí)現(xiàn)以及原型驗(yàn)證平臺(tái)的軟硬協(xié)同驗(yàn)證的過程。通過軟硬協(xié)同驗(yàn)證，本文實(shí)現(xiàn)了PC機(jī)對(duì)整個(gè)驗(yàn)證平臺(tái)的摔制，達(dá)到了良好的驗(yàn)證效果，且滿足了預(yù)期的設(shè)計(jì)要求。
標(biāo)簽： SoC 系統(tǒng)芯片 原型 驗(yàn)證技術(shù)
上傳時(shí)間： 2013-07-02
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