DFT(離散傅立葉變換)作為將信號從時域轉換到頻域的基本運算,在各種數字信號處理中起著核心作用
上傳時間： 2013-08-04
上傳用戶：wangdean1101
低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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隨著現代互聯網規模的不斷擴大，網絡數據流量迅速增長，傳統的路由器已經無法滿足網絡的交換和路由需求。當前，新一代路由器普遍利用了交換式路由技術，通過使用交換背板以充分利用公共通信鏈路，有效的提高了鏈路的利用率，并使各通信節點的并行通信成為可能。硬件系統設計中結合了專用網絡處理器，可編程器件各自的特點，采用了基于ASIC，FPGA，CPLD硬件結構模塊化的設計方法。基于ASIC技術體系的GSR的出現，使得路由器的性能大大提高。但是，這種路由器主要滿足數據業務(文字，圖象)的傳送要求，不能解決全業務(語音，數據，視頻)數據傳送的需要。隨著網絡規模的擴大，矛盾越來越突出，而基于網絡處理器技術的新一代路由器，從理論上提出了解決GSR所存在問題的解決方案。 基于網絡路由器技術實現的路由器，采用交換FPGA芯片硬件實現的方式，對路由器內部各種單播、多播數據包進行路由轉發，實現網絡路由器與外部數據收發芯片的數據通信。本文主要針對路由器內部交換FPGA芯片數據轉發流程的特點，分析研究了傳統交換FPGA所采用的交換算法，針對簡單FIFO算法所產生的線頭阻塞現象，結合虛擬輸出隊列(VOQ)機制及隊列仲裁算法(RRM)的特點，并根據實際設計中各外圍接口芯片，給出了一種消除數據轉發過程中出現的線頭阻塞的iSLIP改進算法。針對實際網絡單播、多播數據包在數據轉發處理過程的不同，給出了實際的解決方案。并對FPGA外部SSRAM包緩存帶寬的利用，數據轉發的包亂序現象及FPGA內部環回數據包的處理流程作了分析并提出了解決方案，有效的提高了路由器數據交換性能。 根據設計方案所采用的算法的實現方式，結合FPGA內部部分關鍵模塊的功能特點及性能要求，給出了交換FPGA內部可用BlockRam資源合理的分配方案及部分模塊的設計實現，滿足了實際的設計要求。所有處理模塊均在xilinx公司的FPGA芯片中實現。
上傳時間： 2013-04-24
上傳用戶：牛布牛
本文進行了基于FPGA的GPS直序偽碼擴頻接收機的設計和數字化硬件實現。論文首先對GPS衛星導航定位系統進行了分析，并對與數字化接收機直接相關聯的GPS信號中頻部分結合實際系統要求進行了設計和分析，由此確定了數字化偽碼捕獲跟蹤接收機研制的具體要求，之后完成了接收機中頻數字化方案設計。同時對偽碼捕獲跟蹤后端的載波捕獲跟蹤的實現方案進行了描述和分析。最后利用EDA工具在FPGA芯片上實現了GPS數字化接收機的偽碼捕獲跟蹤。 受工作環境的制約，GPS衛星接收機系統首先表現為功率受限系統，接收機必須滿足在低信噪比條件下工作。同時接收機與衛星間高動態產生的多普勒頻率，給接收機實現快速捕獲帶來了難度。通過仿真分析，綜合了實現難度和性能兩方面因素，針對小信噪比工作條件提出了改進型的序貫偽碼捕獲實施方案。同時按照捕獲概率和時間的要求，對接收機偏壓、上、下門限、NCO增益等進行了設計和仿真分析，確定了捕獲的數字化實現方案，偽碼跟蹤采用超前滯后環方案。捕獲完成后可使本地偽碼與接收偽碼的相對誤差保持在±1/4碼元范圍內，而跟蹤環路的跟蹤范圍為±4/3碼元，保證了捕獲到跟蹤的可靠銜接，同時采用可變環路帶寬措施解決了跟蹤速度和精度的矛盾。 在數字化實現設計中，給出了詳細的數字化實現方案和分析，這樣在保證工作精度的同時盡量減少硬件資源的開銷，利用EDA工具，采用Veilog設計語言在Xilinx的VirtexII系列的XC2V500fg256的FPGA上完成數字化接收機偽碼捕獲跟蹤的實現，并在其開發平臺上對數字化接收機進行了仿真驗證，在給定的工作條件下達到了設計性能和指標要求。
上傳時間： 2013-04-24
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針對單件車間調度問題，設計一種基于整數編碼的單親遺傳算法。該算法既具有單親遺傳算法運算量小、不存在“早熟收斂”現象等優點，在編碼中又體現了單件車間調度的“保序性”等工藝約束條件，增強了調度算法的整體性
上傳時間： 2013-04-24
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由張亞勤著，李開復序等幾位早期亞洲微軟研究院工作人員，，牛人出的書。
標簽： 軟件開發
上傳時間： 2013-04-24
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·詳細說明：正式出版物《Verilog HDL 硬件描述語言》一書的精美 PDF 電子版。- Official publication Verilog HDL Hardware Description Language a book fine PDF electron version.目 錄譯者序前言第1章 簡介&n
上傳時間： 2013-07-02
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真序擴頻通信系統的SYSTEMVIEW信真及其FPGA實現發送端設計
標簽： SYSTEMVIEW FPGA 發送
上傳時間： 2013-08-28
上傳用戶：debuchangshi
這本內容全面的參考指南面向需要從Protel升級到Altium新一代設計解決方案的用戶，詳細介紹了如何充分利用其特性開發創新的電子產品。 該書得到了 IT界的廣泛支持，并有中國軟件行業協會秘書長陳沖先生為其作序。 本書是Altium計劃與大學及教育機構開展的一系列合作中的首個項目。Altium大學計劃是Altium與中國幾所頂尖大學的合資項目，出版本書則是該計劃的目標之一。Altium大學計劃旨在為學生提供最先進的電子設計工具和解決方案，推動一體化電子產品設計的教學，加速用戶向Altium最新的電子產品設計解決方案的升級。
上傳時間： 2013-10-20
上傳用戶：liaocs77
空間多媒體通信過程中存在的不可預測的分組數據丟失、亂序，可變的鏈路傳輸及處理時延抖動以及收發端時鐘不同步與漂移等問題，這可能導致接收端在對音視頻數據進行顯示播放時產生音視頻不同步現象。為了解決此問題，提出了一種改進的基于時間戳的空間音視頻同步方法，該方法采用一種相對時間戳映射模型，結合接收端同步檢測和緩沖設計，能夠在無需全網時鐘和反饋通道的情況下，實現空間通信中的音視頻同步傳輸，并在接收端進行同步播放顯示。對該方法進行了仿真，結果表明了設計的可行性。同步前的均方根誤差SPD值平均在150 ms左右，最大能達到176.1 ms。文中方法能將SPD值控制在60 ms左右，不僅能實現音視頻同步傳輸，并且開銷很小，可應用在空間多媒體通信中。
標簽： 音視頻
上傳時間： 2013-11-21
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