近年來，隨著FPGA技術的出現，憑借著它在設計上的優越性，使得它在各電子設計領域上備受關注。在數字控制系統的應用領域也越來越廣泛。本課題主要研究了FPGA技術和無線通訊技術在高頻感應加熱控制系統的應用，目的在于實現一個安全穩定的高頻感應加熱環境。 本文首先介紹了高頻感應加熱系統所涉及的一些概念及所要用到的一些技術。然后對系統實現的原理及實現可行性進行了深入的研究分析，確定了主電路的拓撲結構為串聯諧振式，功率調節方式為容性移相調功：計算確定了系統中各個元件的參數和符號。最后按照FPGA的設計流程，設計實現了系統所需的各個硬件電路。 本文將無線通訊的技術引入了高頻感應加熱系統的控制。利用FPGA技術將RF無線通訊電路的控制部分與其他控制電路集成到一塊FPGA芯片里，這樣大大縮小了系統的體積，提高了系統的穩定性。使得對高頻感應加熱系統的控制更加智能化，同時也使得其操作安全性得到了很大的提高，從而達到了我們的目的。 研究結果表明，利用FPGA技術以及無線通訊技術的集成來實現智能化數字控制系統是很可行的方法。本文研究的感應加熱控制系統運行良好。
上傳時間： 2013-05-31
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8051處理器自誕生起近30年來，一直都是嵌入式應用的主流處理器，不同規模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產品。該處理器極具靈活性，可讓開發者自行定義部分指令，量身訂制所需的功能模塊和外設接口，而且有標準版和經濟版等多種版本可供選擇，可讓設計人員各取所需，實現更高性價比的結構。如此多的優越性使得8051處理器牢固地占據著龐大的應用市場，因此研究和發展8051及與其兼容的接口具有極大的應用前景。在眾多8051的外設接口中，I2C總線接口扮演著重要的角色。通用的12C接口器件，如帶12C總線的RAM，ROM，AD／DA，LCD驅動器等，越來越多地應用于計算機及自動控制系統中。因此，本論文的根本目的就是針對如何在8051內核上擴展I2C外設接口進行較深入的研究。 本課題項目采用可編程技術來開發805l核以及12C接口。由于8051內核指令集相容，我們能借助在現有架構方面的經驗，發揮現有的大量代碼和工具的優勢，較快地完成設計。在8051核模塊里，我們主要實現中央處理器、程序存儲器、數據存儲器、定時／計數器、并行接口、串行接口和中斷系統等七大單元及數據總線、地址總線和控制總線等三大總線，這些都是標準8051核所具有的模塊。在其之上我們再嵌入12C的串行通信模塊，采用自下而上的方法，逐次實現一位的收發、一個字節的收發、一個命令的收發，直至實現I2C的整個通信協議。 8051核及I2C總線的研究通過可編程邏輯器件和一塊外圍I2C從設備TMPl01來驗證。本課題的最終目的是可編程邏輯器件實現的8051核成功并高效地控制擴展的12C接口與從設備TMPl01通信。 用EP2C35F672C6芯片開發的12C接口，數據的傳輸速率由該芯片嵌入8051微處理的時鐘頻率決定。經測試其傳輸速率可達普通速率和快速速率。 目前集成了該12C接口的8051核已經在工作中投入使用，主要用于POS設備的用戶數據加密及對設備溫度的實時控制。雖然該設備尚未大批量投產，但它已成功通過PCI(PaymentCardIndustry)協會認證。
上傳時間： 2013-06-18
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8051系列是至今為止最成功的單片機之一，在FPGA平臺上研究帶硬件浮點運算器的8051是對其在SoC及專用化的方向上的一次邁進。文章首先介紹了8051的基本架構，包括硬件模塊、指令系統、內存分配以及基本外設。然后講解了在設計8051時如何劃分模塊，每個模塊的功能與設計，同時也介紹了如何設計流水線來加速8051的處理速度。對于浮點運算器，文章介紹了IEEE浮點數的表示方法，包括各種特殊值的表示方法以及作用。在探討浮點運算器設計的時候首先是給出了模塊的劃分及其實現的功能，然后以生動的實例介紹了加減乘除四種浮點運算的算法。在介紹完8051與浮點運算器設計以后，文章介紹了如何將浮點運算器集成到8051上，包括硬件上的數據線接口和控制線接口，以及軟件中如何運用硬件浮點運算器。最后文章給出了此設計在ModelSim上的仿真結果以及在CyclonelIFPGA芯片上的驗證過程，可以清楚地看到，與KeilC51軟件庫的浮點運算相比，加法運算從186個時鐘周期減少到4個時鐘周期，減法運算從200個時鐘周期減少到4個時鐘周期，乘法運算從241個時鐘周期減少到4個時鐘周期，而除法則由原來的¨lO個時鐘周期減少到4個時鐘周期，可見硬件浮點運算器使8051在運算能力上有了質的提高。 筆者也在“Google”和“百度”搜索引擎上，以及“維普數據論文網’’上搜索過，都沒有發現有類似的設計，帶硬件浮點運算器的8051可謂是一次創新，希望在實際應用中能有用武之地。
上傳時間： 2013-04-24
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一般由信源發出的數字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產生碼間干擾進而直接影響傳輸的可靠性，因而要對其進行編碼以便傳輸。傳統的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復雜。FPGA(現場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優點?；谏鲜銮闆r，本文提出了基于FPGA的}tDB3編譯碼設計方案。 該研究的總體設計方案包括用MATLAB進行HDB3編譯碼算法的驗證，基于FPGA的HDB3碼編譯碼設計與仿真，結果分析與比較三大部分。為了保證該設計的可靠性，首先是進行編譯碼的算法驗證；其次通過在FPGA的集成設計環境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進行時序仿真；最后將算法驗證結果與仿真結果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設計具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優點。
上傳時間： 2013-04-24
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JPEG是聯合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標準化組織(ISO)和CCITT聯合制定的靜態圖像壓縮編碼標準。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應用在數據量極大的多媒體以及帶寬資源寶貴的網絡程序中。 動態圖像的JPEG編解碼處理要求圖像恢復質量高、實時性強，本課題就是針對這兩個方面的要求展開的研究。該系統由圖像編碼服務器端和圖像解碼客戶端組成。其中，服務器端實時采集攝像頭傳送的動態圖像，進行JPEG編碼，通過網絡傳送碼流到客戶端；客戶端接收碼流，經過JPEG解碼，恢復出原始圖像送VGA顯示。設計結果完全達到了實時性的要求。 本文從系統實現的角度出發，首先分析了系統開發平臺，介紹FPGA的結構特點以及它的設計流程和指導原則；然后從JPEG圖像壓縮技術發展的歷程出發，分析JPEG標準實現高壓縮比高質量圖像處理的原理；針對FPGA在算法實現上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設計了基于改進的DA算法的FDCT和IDCT變換，以及按發生頻率進行優化的霍夫曼查找表結構，并且從系統整體上對JPEG編解碼進行簡化，以提高系統的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網絡傳輸轉變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統中，由Nios嵌入式軟核的控制下運行，在FPGA芯片上實現整個JPEG實時圖像編解碼系統(soc)。 在FPGA上實現硬件模塊化的JPEG算法，具有造價低功耗低，性能穩定，圖像恢復后質量高等優點，適用于精度要求高且需要對圖像進行逐幀處理的遠程微小目標識別和跟蹤系統中以及廣電系統中前期的非線性編輯工作以及數字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現實意義。通過在FPGA上實現JPEG編解碼，進一步探索FPGA在數字圖像處理上的優勢所在，深入了解進行此類硬件模塊設計的技術特點，是本課題的重要學術意義所在。
上傳時間： 2013-04-24
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我們畫PCB的時候一般要把原理圖生成網絡表，再把網絡表導入PCB文件中。在入網絡表的的時候因為我們沒有對元件封裝做遺漏檢查而出現錯誤，所以在SCH到PCB前一般要對SCH進行錯誤檢查。
上傳時間： 2013-04-24
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測試儀廣泛應用于國民經濟和國防建設的各個領域，是科研和生產不可或缺的重要裝備之一。其工作原理是由信號發生裝置向被測對象發送激勵信號，同時由信號采集與處理裝置通過傳感器采集被測對象的響應信號，并送到上位機進行數據分析和處理。本文研究采用靈活的現場可編程邏輯陣列FPGA為核心，協調整個儀器的運轉，并采用先進的USB總線技術，將信號發生、信號采集與處理有機地集成為一體的多功能測試儀。 本文的第一章介紹了測試儀及其研究應用現狀，根據儀器的成本、便攜性和通用性要求不斷提高的發展趨勢，提出了本課題的研究任務和關鍵技術； 第二章從硬件和軟件兩個方面討論了測試儀的總體設計方案，并且分別詳述了電源模塊、USB模塊、FPGA模塊、DSP模塊、A/D模塊、D/A模塊這六個功能模塊的硬件設計； 第三章討論了USB模塊相關的軟件設計，其中包含USB固件設計、驅動程序設計和客戶應用程序設計三個方面的內容，詳細論述了各部分軟件的架構和主要功能模塊的實現。 第四章討論了主控器FPGA的設計，是本文的核心部分。先從總體上介紹了FPGA的設計方案，然后從MCU模塊、信號采集模塊、信號發生模塊三部分具體描述了其實現方式。軟件設計上采用了模塊化的設計思想，使得結構清晰，可讀性強，易于進一步開發；并且靈活的使用了有限狀態機，大大提高了程序的穩定性和運行效率。 第五章介紹了DSP模塊的設計，討論了波形生成的原理及實現，并提出了與FPGA接口的方式。 第六章詳細描述了實驗的步驟和結果，分別從單通道采樣和多通道采樣兩方面實驗，驗證了儀器的性能和設計的可行性。
上傳時間： 2013-06-25
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本文分析了當代高精度地震勘探數據采集系統的發展現狀，研究了數據采集的A/D方法及理論、現場可編程門陣列(Field Programmable GateArray，FPGA)技術的發展及原理，串口通信的原理及實現。在此基礎上，探討了采用FPGA控制24位△∑模數轉換器來實現高精度地震勘探數據采集系統的實現思路，對探測傳感器或檢波器后端數據采集系統的信號A/D轉換、FPGA與外部接口設計、串口數據通信做了詳細的研究，尤其是在用FPGA來完成與外部ADC的接口控制上做了深入的開發和設計，整個接口控制模塊采用VHDL語言編寫，并同時將ROM、FIFO等數字邏輯模塊一起集成到一片FPGA芯片當中，并在Quartus Ⅱ6.0的開發平臺上通過了軟件仿真，時序仿真結果達到了系統要求。
上傳時間： 2013-05-21
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超聲波傳感器 本設計主要是基于AT89S51芯片為核心的超聲波測距儀，并有超聲波處理模塊CX20106A、CD4069組成的超聲波發射電路、數碼管顯示等器件組成，包括單片機系統、超聲波發射電路、超聲波接收電路、單片機復位電路、LED顯示電路。主要實現超聲波測距并指示功能。依據實際的測量精度要求還可以添加溫度補償電路。本系統成本低廉，功能實用。
上傳時間： 2013-07-04
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KEILC51標準C編譯器為8051微控制器的軟件開發提供了C語言環境,同時保留了匯編代碼高效,快速的特點。C51編譯器的功能不斷增強， 使你可以更加貼近CPU本身，及其它的衍生產品。C51已被完全集成到uVision2的集成開發環境中，這個集成開發環境包含：編譯器，匯編器，實時操作系統，項目管理器，調試器。uVision2 IDE可為它們提供單一而靈活的開發環境。 C51 V7版本是目前最高效、靈活的8051開發平臺。它可以支持所有8051的衍生產品，也可以支持所有兼容的仿真器，同時支持其它第三 方
上傳時間： 2013-04-24
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