提出了一種應(yīng)用于CSTN-LCD系統(tǒng)中低功耗、高轉(zhuǎn)換速率的跟隨器的實(shí)現(xiàn)方案?；贕SMC±9V的0.18 μm CMOS高壓工藝SPICE模型的仿真結(jié)果表明，在典型的轉(zhuǎn)角下，打開2個(gè)輔助模塊時(shí)，靜態(tài)功耗約為35 μA；關(guān)掉輔助模塊時(shí)，主放大器的靜態(tài)功耗為24 μA。有外接1 μF的大電容時(shí)，屏幕上的充放電時(shí)間為10 μs；沒有外接1μF的大電容時(shí)，屏幕上的充放電時(shí)間為13μs。驗(yàn)證表明，該跟隨器能滿足CSTN-LCD系統(tǒng)低功耗、高轉(zhuǎn)換速率性能要求。
上傳時(shí)間： 2013-11-18
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摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻(xiàn)標(biāo)識碼:A 文章編號: 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問 題。 1) 時(shí)鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對高頻時(shí)鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號的一個(gè)周期按相位來分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時(shí)來達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測的頭部信息。我們要找到與它同步性好的時(shí)鐘信號, 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個(gè)系統(tǒng)設(shè)計(jì)帶來很多的困擾。 我們在這里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們設(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對模擬信號進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個(gè) 采集通道采集的是同一信號, 不過采樣 點(diǎn)依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
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德州儀器(TI)通過多種不同的處理工藝提供了寬范圍的運(yùn)算放大器產(chǎn)品，其類型包括了高精度、微功耗、低電壓、高電壓、高速以及軌至軌。TI還開發(fā)了業(yè)界最大的低功耗及低電壓運(yùn)算放大器產(chǎn)品選集，其設(shè)計(jì)特性可滿足寬范圍的多種應(yīng)用。為使您的選擇流程更為輕松，我們提供了一個(gè)交互式的在線運(yùn)算放大器參數(shù)搜索引擎——amplifier.ti.com/search，可供您鏈接至各種不同規(guī)格的運(yùn)算放大器。設(shè)計(jì)考慮因素為某項(xiàng)應(yīng)用選擇最佳的運(yùn)算放大器所要考慮的因素涉及到多個(gè)相關(guān)聯(lián)的需求。為此，設(shè)計(jì)人員必須經(jīng)常權(quán)衡彼此矛盾的尺寸、成本、性能等指標(biāo)因素。即使是資歷最老的工程師也可能會為此而苦惱，但您大可不必如此。緊記以下的幾點(diǎn)，您將會發(fā)現(xiàn)選擇范圍將很快的縮小至可掌控的少數(shù)幾個(gè)。電源電壓(VS)——選擇表中包括了低電壓（最小值低于2.7V）及寬電壓范圍（最小值高于5V）的部分。其余運(yùn)放的選擇類型（例如精密），可通過快速查驗(yàn)供電范圍欄來適當(dāng)選擇。當(dāng)采用單電源供電時(shí)，應(yīng)用可能需要具有軌至軌(rail-to-rail)性能，并考慮精度相關(guān)的參數(shù)。精度——主要與輸入偏移電壓(VOS)相關(guān)，并分別考慮隨溫度漂移、電源抑制比(PSRR)以及共模抑制比(CMRR)的變化。精密(precision)一般用于描述具有低輸入偏置電壓及低輸入偏置電壓溫度漂移的運(yùn)算放大器。微小信號需要高精度的運(yùn)算放大器，例如熱電偶及其它低電平的傳感器。高增益或多級電路則有可能需求低偏置電壓。
標(biāo)簽： 放大器 數(shù)據(jù)轉(zhuǎn)換器 選擇指南
上傳時(shí)間： 2013-11-25
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PCtoLCD2002字模轉(zhuǎn)換器
標(biāo)簽： PCtoLCD 2002 字模轉(zhuǎn)換器
上傳時(shí)間： 2014-01-25
上傳用戶：元宵漢堡包
十六位模數(shù)轉(zhuǎn)換器AD7705+及其應(yīng)用
標(biāo)簽： 7705 AD 十六位 模數(shù)轉(zhuǎn)換器
上傳時(shí)間： 2013-10-12
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高速數(shù)據(jù)轉(zhuǎn)換器評估平臺(HSDCEP)是基于PC的平臺，提供評估Maxim RF數(shù)/模轉(zhuǎn)換器(RF-DAC，支持更新速率≥ 1.5Gsps)和Maxim數(shù)字上變頻器(DUC)的齊全工具。HSDCEP可以在每對數(shù)據(jù)引腳產(chǎn)生速率高達(dá)1.25Gbps的測試碼型，支持多達(dá)4條并行16位LVDS總線。通過USB 2.0端口將最長64兆字(Mw)、每字16位寬的數(shù)據(jù)碼型裝載至HSDCEP存儲器
標(biāo)簽： HSDCEP 高速數(shù)據(jù) 轉(zhuǎn)換器 評估平臺
上傳時(shí)間： 2013-10-25
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MP3播放器硬件電路設(shè)計(jì)實(shí)例
標(biāo)簽： MP3 設(shè)計(jì)實(shí)例 播放器 硬件電路設(shè)計(jì)
上傳時(shí)間： 2013-11-25
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今天，電視機(jī)與視訊轉(zhuǎn)換盒應(yīng)用中的大多數(shù)調(diào)諧器采用的都是傳統(tǒng)單變換MOPLL概念。這種調(diào)諧器既能處理模擬電視訊號也能處理數(shù)字電視訊號，或是同時(shí)處理這兩種電視訊號(即所謂的混合調(diào)諧器)。在設(shè)計(jì)這種調(diào)諧器時(shí)需考慮的關(guān)鍵因素包括低成本、低功耗、小尺寸以及對外部組件的選擇。本文將介紹如何用英飛凌的MOPLL調(diào)諧芯片TUA6039-2或其影像版TUA6037實(shí)現(xiàn)超低成本調(diào)諧器參考設(shè)計(jì)。這種單芯片ULC調(diào)諧器整合了射頻和中頻電路，可工作在5V或3.3V，功耗可降低34%。設(shè)計(jì)采用一塊單層PCB，進(jìn)一步降低了系統(tǒng)成本，同時(shí)能處理DVB-T/PAL/SECAM、ISDB-T/NTSC和ATSC/NTSC等混合訊號，可支持幾乎全球所有地區(qū)標(biāo)準(zhǔn)。圖1為采用TUA6039-2/TUA6037設(shè)計(jì)單變換調(diào)諧器架構(gòu)圖。該調(diào)諧器實(shí)際上不僅是一個(gè)射頻調(diào)諧器，也是一個(gè)half NIM，因?yàn)樗酥蓄l模塊。射頻輸入訊號透過一個(gè)簡單的高通濾波器加上中頻與民間頻段(CB)陷波器的組合電路進(jìn)行分離。該設(shè)計(jì)沒有采用PIN二極管進(jìn)行頻段切換，而是采用一個(gè)非常簡單的三工電路進(jìn)行頻段切換。天線阻抗透過高感抗耦合電路變換至已調(diào)諧的輸入電路。然后透過英飛凌的高增益半偏置MOSFET BF5030W對預(yù)選訊號進(jìn)行放大。BG5120K雙MOSFET可以用于兩個(gè)VHF頻段。在接下來的調(diào)諧后帶通濾波器電路中，則進(jìn)行信道選擇和鄰道與影像頻率等多余訊號的抑制。前級追蹤陷波器和帶通濾波器的容性影像頻率補(bǔ)償電路就是專門用來抑制影像頻率。
上傳時(shí)間： 2013-11-19
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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磁芯電感器的諧波失真分析 摘 要：簡述了改進(jìn)鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對諧波測量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產(chǎn)廠家和軟磁鐵氧體生產(chǎn)廠家，在電感器和變壓器產(chǎn)品的總諧波失真指標(biāo)控制上，進(jìn)行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術(shù)上采取了不少有效措施，促進(jìn)了質(zhì)量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術(shù)中就已有嚴(yán)格要求<1>。1978年郵電部公布的標(biāo)準(zhǔn)YD/Z17－78“載波用鐵氧體罐形磁心”中，規(guī)定了高μQ材料制作的無中心柱配對罐形磁心詳細(xì)的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產(chǎn)生的非線性失真。這種相對比較的實(shí)用方法，專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報(bào)、電話設(shè)備的遙測振蕩器和線路放大器系統(tǒng)，其非線性失真有很嚴(yán)格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時(shí)，所配用線圈應(yīng)用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對安裝好后，先調(diào)節(jié)振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發(fā)現(xiàn)諧波失真的測量是一項(xiàng)很精細(xì)的工作，其中測量系統(tǒng)的高、低通濾波器，信號源和放大器本身的三次諧波衰耗控制很嚴(yán)，阻抗必須匹配，薄膜電容器的非線性也有相應(yīng)要求。濾波器的電感全由不帶任何磁介質(zhì)的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對磁心分選的誤判。 為了滿足多路通信整機(jī)的小型化和穩(wěn)定性要求， 必須生產(chǎn)低損耗高穩(wěn)定磁心。上世紀(jì) 70 年代初，1409 所和四機(jī)部、郵電部各廠，從工藝上改變了推板空氣窯燒結(jié)，出窯后經(jīng)真空罐冷卻的落后方式，改用真空爐，并控制燒結(jié)、冷卻氣氛。技術(shù)上采用共沉淀法攻關(guān)試制出了μQ乘積 60 萬和 100 萬的低損耗高穩(wěn)定材料，在此基礎(chǔ)上，還實(shí)現(xiàn)了高μ7000～10000材料的突破，從而大大縮短了與國外企業(yè)的技術(shù)差異。當(dāng)時(shí)正處于通信技術(shù)由FDM（頻率劃分調(diào)制）向PCM（脈沖編碼調(diào)制） 轉(zhuǎn)換時(shí)期， 日本人明石雅夫發(fā)表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優(yōu)鐵氧體材料<3>，其磁滯系數(shù)降為優(yōu)鐵
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