本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實現.在概述信道編碼理論及其發展歷程之后,簡要地論述了Turbo碼的原理.然后分別對Turbo碼的MAP譯碼算法,LOG-MAP算法進行推導,在給出LOG-MAP的推導之后,提出了對于LOG-MAP譯碼算法的兩點改進,采用三階牛頓插值函數對校驗函數進行擬合,采用雙滑動窗口技術取代傳統的單滑動窗口技術.Turb碼還有一種譯碼復雜度相對較低的算法——SOVA算法,本文也給出了SOVA算法的詳細推導過程.在對LOG-MAP和SOVA算法的詳細推導之后,本文給出Turbo碼的軟件仿真,采用Matlab語言編寫Turbo碼仿真系統程序,仿真系統比較了單滑動窗口技術和雙滑動窗口技術在不同的信噪比下的譯碼性能.在軟件仿真的基礎上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實現方法.
上傳時間： 2013-06-19
上傳用戶：plsee
基于ARM的嵌入式運動控制器是集計算機數字控制技術、ARM技術、運動控制技術以及嵌入式操作系統技術等技術為一體的技術含量高的運動控制器；是對低成本、高性能運動控制器研究的一個新的嘗試。本論文的研究重是點基于雙端口RAM上下位機通訊的數控系統總體軟件架構設計、嵌入式運動控制器軌跡規劃算法的研究、嵌入式系統軟件的構建以及運動控制器外設驅動程序的開發，其主要工作及成果如下： 1．針對數控系統上下位機信息交互頻繁，提出了一種基于雙端口RAM通訊結構的上下位機交互方式，實現了上下位機信息的高速、穩定通訊；且完成了基于雙端口RAM上下位機通訊結構的數控系統總體軟件架構設計。 2. 針對目前高速數控加工軌跡規劃中存在的一些關鍵問題進行深入的探討。提出一種軌跡拐角的速度平滑方法，當高速加工不在同一直線方向而形成拐角的加工段時，在拐角過渡時能獲得很好的速度響應和較小的輪廓誤差；還提出了一種高速數控加工小線段的前瞻平滑算法，當高速加工多段微小直線段時，能夠優化規劃多段微小線段的加工速度，有效避免了頻繁的加減速給系統帶來較大沖擊以及加工效率低的問題。 3. 構建了適合本運動控制器系統的系統軟件；研究了嵌入式運動控制器引導程序的移植、嵌入式Linux內核的優化配置以及根文件系統的構建。 4．探討了Linux驅動程序開發的原理以及流程；并以雙端口RAM為例介紹了運動控制外設驅動程序開發的方法。
上傳時間： 2013-07-02
上傳用戶：笨小孩
本文從AES的算法原理和基于ARM核嵌入式系統的開發著手，研究了AES算法的設計原則、數學知識、整體結構、算法描述以及AES存住的優點利局限性。 針對ARM核的體系結構及特點，對AES算法進行了優化設計，提出了從AES算法本身和其結構兩個方面進行優化的方法，在算法本身優化方面是把加密模塊中的字節替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復雜的運算分別轉換為簡單的循環移位、乘和異或運算。在算法結構優化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數據進行了并行輸入并行輸出的優化設計；在密鑰擴展上的優化設計是采用內部擴展，即在進行每一輪的運算過程的同時算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴展與加/解密運算并行執行；加密和解密優化設計是將輪函數查表操作中的四個操作表查詢工作合并成一個操作表查詢工作，同時為了使加密代碼在解密代碼中可重用，節省硬件資源，在解密過程中采用了與加密相一致的過程順序。 根據上述的優化設計，基于ARM核嵌入式系統的ADS開發環境，提出了AES實現的軟硬件方案、AES加密模塊和解密模塊的實現方案以及測試方案，總結了基于ARM下的高效編程技巧及混合接口規則，在集成開發環境下對算法進行了實現，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結果，并得劍了正確驗證。在性能測試的過程中應用編譯器的優化選項和其它優化技巧優化了算法，使算法具有較高的加密速度。
上傳時間： 2013-04-24
上傳用戶：liansi
GPS技術在導航、定位及精確打擊等方面產生了重要影響，已經廣泛地應用在各種武器平臺上。但是，在干擾環境下也顯現出許多問題。由于其到達地球表面的信號極其微弱(-160dBW)，在現在復雜的電磁環境中容易受到干擾，尤其是C/A碼信號更易受到干擾，并且隨著導航戰的發展對GPS的抗干擾已成為爭取導航資源的有效措施。因此，研究干擾環境下的GPS接收機設計具有重要意義。 本文首先簡要介紹了GPS信號的結構及構成，通過對GPS信號特征以及接收機抗干擾能力的分析，結合干擾對接收機的作用方式及效果，確定GPS最易受的干擾類型為阻塞式干擾，然后針對這種干擾類型提出了一種有效的抗干擾技術-----自適應調零天線技術。接下來，著重研究了GPS接收機在此抗干擾技術前提下的若干抗干擾方法，并對其進行了詳細的分析和討論。 研究過程中，通過對最佳化準則和空域自適應濾波的理解，首先對不同天線陣列結構進行了性能仿真和比較分析，然后在對稱圓形天線陣列的基礎上對空域自適應算法進行了仿真分析，針對其自由度有限的問題接著對空時濾波方法做了詳細討論，在7元對稱圓形陣列的基礎上仿真說明了二者各自的優缺點。考慮到實際的干擾環境和本課題研究的初期階段，因此選用了適合本課題干擾環境的空域濾波方法，并對其自適應算法進行了適當的改進，使得其抗干擾性能獲得了一定程度的改善。 最后，詳細說明了該接收機抗干擾模塊的FPGA實現原理。詳細給出了頂層及各子模塊的設計流程與RTL視圖，實驗結果驗證了該算法的有效性。
上傳時間： 2013-06-03
上傳用戶：xfbs821
H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優化設計，這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-04
上傳用戶：libenshu01
用戶對寬帶無線接入業務、尤其是對于寬帶無線化以及移動化的需求日益增加,使無線寬帶接入技術WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術)應運而生、迅猛發展,成為這兩年業界關注的焦點。除了通常的互聯網接入應用外,它還將在提供IPTV和VOIP等寬帶業務方面取得成功,它還有可能成為一種先進的4G蜂窩電話技術。WiMAX未來將進入蜂窩電話、筆記本電腦和機頂盒等應用中。 本文在介紹WiMAX傳輸標準802.16d基礎上,詳細闡述了WiMAX接收機中信道解調芯片中的自動增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動增益控制系統的基本組成和其主要特性指標,通過對一個步進式AGC的分析,得到AGC模型的輸出公式。然后針對WiMAX接收機內AGC系統中的模數轉換器以及AGC電路進行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對AGC電路基本結構的算法分析,并結合仿真結果對AGC電路做了詳盡解說并對參數進行了解釋說明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗證的結果。通過SPW對AGC進行了單獨的性能測試,并結合整個系統的性能測試來說明AGC可以和系統的其他模塊協同工作。在FPGA測試中,可以證明用Verilog實現后AGC也同樣能較好的工作。 本文實現的基于導頻的步進式的數字AGC是針對WiMAX系統的自動增益控制電路提出的解決方案。此算法結合WiMAX系統的傳輸方式,提出的算法具有迅速鎖定信號的特點,能夠滿足WiMAX系統的要求。同時,由于各種關鍵參數設計為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數字AGC算法。
上傳時間： 2013-04-24
上傳用戶：zhanditian
可編程邏輯芯片特別是現場可編程門陣列(Field-Programmable Gate Array，FPGA)芯片的快速發展，使得新的芯片能夠根據具體應用動態地調整結構以獲得更好的性能，這類芯片稱為動態可重構FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構建的可重構系統在實際應用前還有許多問題需要解決。一個基本的問題就是動態可重構FPGA芯片中的可重構功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結構和CAD算法談起，介紹了可重構計算的概念，建立了可重構計算系統模型和動態可重構FPGA芯片模型，在此模型上提出一個基于劃分和時延驅動的在線布局算法，和一個基于Pathfinder協商擁塞算法的布線算法，來解決動態可重構FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數目的層，然后將這些電路層布局到芯片的每一層，同時確保關鍵路徑的時延最小。實驗結果表明，布局算法與傳統的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統的布線算法相比，能夠將線長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
上傳時間： 2013-05-24
上傳用戶：Neoemily
本文對基于FPGA的CCSDS圖像壓縮和AES加密算法的實現進行了研究。主要完成的工作有： (1)深入研究CCSDS圖像壓縮算法，并根據其編碼方案，設計并實現了相應的編解碼器。從算法性能和硬件實現復雜度兩個方面，將該算法與具有類似算法結構的JPEG2000和SPIHT圖像壓縮算法作比較分析； (2)利用硬件描述語言VerilogHDL實現CCSDS圖像壓縮算法和AES加密算法； (3)優化算法復雜度較大的功能模塊，如小波變換模塊等。使用雙端口內存模塊增加數據讀寫速度，利用DSP塊處理核心運算單元，從而很大程度上提高了模塊的運行速度，并降低了芯片的使用面積； (4)設計并實現系統的模塊級流水線，在幾乎不增加占用芯片面積的情況下，提高了系統的數據吞吐量； (5)在QuartusⅡ和ModelSim仿真環境下對該系統進行模塊級和系統級的功能仿真、時序仿真和驗證。在硬件系統測試階段，設計并實現FPGA與PC機的串口通信模塊，提高了系統驗證的工作效率。
上傳時間： 2013-05-19
上傳用戶：1757122702
隨著科技的發展和社會的進步，數字電視已逐漸成為現代電視的主流。利用今年是奧運年的契機，研究和推廣數字電視廣播具有重大的意義。2006年8月底我國出臺的數字多媒體/電視廣播(DMB-T)標準，確立了中國自己的技術標準。以此來發展擁有自主知識產權的數字電視事業，不僅可以滿足廣大人民群眾日益增長的物質、文化要求，還可以帶動相關產業快速發展。 本課題在深入研究DMB-T國家標準的基礎上，首先對系統的調制系統進行了設計規劃，然后對信道調制的星座映射、系統信息插入、幀體數據處理、PN序列插入的幀形成模塊和成形濾波模塊進行了設計和仿真，并驗證了其正確性。 3780個子載波的時域同步正交多載波技術(TDS-OFDM)是DMB-T調制系統的關鍵技術之一。由于載波數不是2的整數次冪，考慮到實現的有效性，不能采用現已成熟的基-2或基-4的快速傅立葉變換(FFT)算法。針對調制系統中特有的3780點IFFT，課題深入分析和比較了Cooley-Tukey、Winograd和素因子三種離散快速傅立葉變換算法的特點和性能，綜合利用了三種算法優勢，考慮了算法的復雜度、運算的速度、資源的消耗，設計出一種新的算法，進行了Matlab驗證和基于FPGA(現場可編程門陣列)的仿真。分析表明，該算法所需的加法、乘法次數已很逼近4096點FFT算法。 DMB-T發射端的基帶成形濾波采用了平方根升余弦滾降濾波，由于其0.05的滾降系數在實現中比較苛刻，所以是設計的難點之一。本課題利用Matlab工具采用了等紋波最優濾波的方法設計了169階數字濾波器，其阻帶衰減達到了46.9dB，完全符合標準的要求；利用四倍插值的方法實現了I、Q合路的該濾波器的FPGA設計，并進行了設計優化，顯著降低了濾波器的運算量，大大節約了實現該濾波器所需的乘法器資源。
上傳時間： 2013-06-28
上傳用戶：camelcamel690
隨著現代工業的高速發展，電力系統的非線性負荷日益增多，嚴重地污染了電網的環境，威脅著電網中的各種電氣設備的安全經濟運行，不論從保證電力系統和供電系統的安全經濟運行或是從保證設備和人身的安全來看，對諧波污染造成的危害影響加以經常監測和限制都是極為迫切的。諧波測量是諧波治理的重要前提條件，也是分析解決諧波治理問題的基本問題。國內外已有各種諧波檢測的研究，形成了多種諧波檢測方法，基于快速傅立葉變化的FFT是當前諧波檢測中應用最為廣泛的一種諧波檢測方法。特別是經過技術補償后的FFT算法，在諧波檢測中具有更好的性能。但該方法在實現上主要是采用通用DSP器件(比如TI公司產品)，其實時性不強，影響了檢測性能。隨著微電子技術和數字信號處理技術的發展，基于FPGA的數字信號處理具有高速、開發簡便、易于形成ASIC等優勢而得到了廣泛的應用。論文在分析諧波測量方法的基礎上，提出了基于FPGA實現電網諧波測量系統。以嵌入式處理器NiosⅡ為核心，實現了電網諧波分析的周期圖功率譜分析方法。在整個系統硬件設計的基礎上，主要完成了基-28點、16點、32的FFT模塊、完成了求模運算模塊以及輸出顯示模塊。通過比較仿真得到的方波、正弦信號的譜結構與實際系統輸出的譜結構，驗證了該實現方法的正確性。
上傳時間： 2013-06-30
上傳用戶：無聊來刷下
