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使用Verilog編寫的同步FIFO，可通過設置程序中的DEPTH設置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中寫入數據，\r\nFIFO_READ_CLOCK上升沿讀取數據。本程序對FIFO上層操作簡單實用。
標簽： Verilog FIFO 編寫
上傳時間： 2013-08-12
上傳用戶：ljt101007
針對主控制板上存儲器(SRAM) 存儲的數據量小和最高頻率低的情況,提出了基于SDR Sdram(同步動態RAM) 作為主存儲器的LED 顯示系統的研究。在實驗中,使用了現場可編程門陣列( FPGA) 來實現各模塊的邏輯功能。最終實現了對L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個像素點,基于相同條件,比靜態內存控制的面積大了一倍,驗證了動態內存核[7 ]的實用性。
標簽： Sdram SDR RAM LED
上傳時間： 2013-08-21
上傳用戶：sjw920325
FPGA異步時鐘設計中的同步策略，需要
標簽： FPGA 異步時鐘 策略
上傳時間： 2013-08-23
上傳用戶：540750247
altera fpga 基于vhdl,實現vga的同步block.
標簽： altera block fpga vhdl
上傳時間： 2013-08-26
上傳用戶：hn891122
基于FPGA的新型數據位同步時鐘提取(CDR)實現方法
標簽： FPGA CDR 數據 位同步時鐘
上傳時間： 2013-08-28
上傳用戶：huyahui
這是篇, 覺得甚是有用，大家共同學學。
標簽： FPGA OFDM 寬帶數據 同步系統
上傳時間： 2013-08-31
上傳用戶：ming52900
提出一種改進的波形存儲直讀法產生寬帶雷達線性調頻信號的設計方隸
標簽： 波形 存儲 寬帶雷達 線性調頻信號
上傳時間： 2013-09-02
上傳用戶：wuyuying
FPGA同步設計技術,對在FPGA設計中出現的同步問題,毛刺的處理等問題,給出了相應的對策
標簽： FPGA 同步設計
上傳時間： 2013-09-03
上傳用戶：lijianyu172
同步復位和異步復位,FPGA設計
標簽： FPGA 同步復位 異步復位
上傳時間： 2013-09-05
上傳用戶：swaylong
空間多媒體通信過程中存在的不可預測的分組數據丟失、亂序，可變的鏈路傳輸及處理時延抖動以及收發端時鐘不同步與漂移等問題，這可能導致接收端在對音視頻數據進行顯示播放時產生音視頻不同步現象。為了解決此問題，提出了一種改進的基于時間戳的空間音視頻同步方法，該方法采用一種相對時間戳映射模型，結合接收端同步檢測和緩沖設計，能夠在無需全網時鐘和反饋通道的情況下，實現空間通信中的音視頻同步傳輸，并在接收端進行同步播放顯示。對該方法進行了仿真，結果表明了設計的可行性。同步前的均方根誤差SPD值平均在150 ms左右，最大能達到176.1 ms。文中方法能將SPD值控制在60 ms左右，不僅能實現音視頻同步傳輸，并且開銷很小，可應用在空間多媒體通信中。
標簽： 音視頻
上傳時間： 2013-11-21
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