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模擬計(jì)算器

  • 微電腦型盤面式控制電表(顯示幕0.4”)

    特點 精確度0.05%滿刻度 ±1位數 可量測交直流電流/交直流電壓/電位計/傳送器/Pt-100/荷重元/電阻等信號 顯示范圍0- ±19999可任意規劃 數位化指撥設定操作簡易 具有自動歸零與保持功能 4組警報功能 15BIT 類比輸出功能 數位RS-485界面

    標簽: 0.4 微電腦 控制 電表

    上傳時間: 2013-10-18

    上傳用戶:dianxin61

  • Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool

    Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool,這套軟體主要不是用來跑模擬或看波形,它最強大的功能是:能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間,即時做trace,協助工程師debug。 可能您會覺的:只要有simulator如ModelSim就可以做debug了,我何必再學這套軟體呢? 其實Debussy v5.0以後的新版本,還提供了nLint -- check coding style & synthesizable,這蠻有用的,可以協助工程師了解如何寫好coding style,並養成習慣。 下圖所示為整個Debussy的原理架構,可歸納幾個結論:

    標簽: Analysis Software Debussy Debug

    上傳時間: 2014-01-14

    上傳用戶:hustfanenze

  • 外部中斷模擬UART演示程序

    外部中斷模擬UART演示程序,只做過模擬仿真

    標簽: UART 外部中斷 模擬 程序

    上傳時間: 2015-11-13

    上傳用戶:tianjinfan

  • 徑向基底函數類神經網路

    徑向基底函數類神經網路,是單隱藏層的3層前向網路,模擬人腦中局部調整,有很好的逼近能力

    標簽:

    上傳時間: 2014-01-15

    上傳用戶:wanghui2438

  • sigma-delta ADC轉換之matlab模型

    sigma-delta ADC轉換之matlab模型,整個系統都可模擬。

    標簽: sigma-delta matlab ADC 模型

    上傳時間: 2014-01-24

    上傳用戶:xjz632

  • SPI(serial port interface)的Verilog/VHDL源代碼

    SPI(serial port interface)的Verilog/VHDL源代碼,已模擬並驗證。

    標簽: interface Verilog serial port

    上傳時間: 2016-03-07

    上傳用戶:jichenxi0730

  • MSP430常用模塊程序

    MSP430常用模塊程序,采用c語言編寫 分為:調試程序 框架程序 異步串行通信程序(點對點通信) 異步串行通信程序(地址位模式多機通信) 異步串行通信程序(空閑模式多機通信) 定時中斷程序 PWM輸出程序 捕獲脈沖信號周期程序 軟件模擬異步串行通信程序 基本定時器程序 FLASH擦寫程序 非行列式鍵盤程序 行列式鍵盤程序 DMA數據傳輸程序 軟件模擬IIC總線讀寫24C02程序 FLL+鎖頻環程序 LCD模塊程序 ADC12單通道和序列通道單次轉換程序 ADC12單通道和序列通道多次轉換程序 DAC12數模轉換程序 使用比較器A進行斜邊AD轉換程序 比較器A電阻值測量程序 中斷嵌套程序 異常處理程序

    標簽: MSP 430 模塊 程序

    上傳時間: 2016-09-28

    上傳用戶:225588

  • [Flash煙冒效果] Flash 8 後版本適用

    [Flash煙冒效果] Flash 8 後版本適用,利用新增濾鏡功能模擬煙冒效果。

    標簽: Flash 版本

    上傳時間: 2017-02-28

    上傳用戶:yulg

  • Verilog HDL的程式

    Verilog HDL的程式,上網找到SPI程式, vspi.v這程式相當好用可用來接收與傳送SPI,並且寫了一個傳輸信號測試,spidatasent.v這程式就是傳送的資料,分別為00 66... 01 77...... 02 55這樣的資料,並透過MAX+PULS II軟體進行模擬,而最外層的程式是test_createspi.v!

    標簽: Verilog HDL 程式

    上傳時間: 2017-03-06

    上傳用戶:onewq

  • 作者的課外作業

    作者的課外作業,模擬封包(packet)標頭,將之轉成二進制,再顯示二進制的相加結果,再做一的補數。 (並附上html檔,不會java的,直接開啟html即可執行)

    標簽:

    上傳時間: 2014-01-06

    上傳用戶:xjz632

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