Verilog HDL編寫的CPU模型，很經典，比較通用
標簽： Verilog HDL CPU 編寫
上傳時間： 2013-12-24
上傳用戶：龍飛艇
Verilog HDL編寫的總線功能模型，十分有用，需要的下載
標簽： Verilog HDL 編寫 總線
上傳時間： 2013-12-20
上傳用戶：ls530720646
bfm（總線功能模型）設計的基礎教材，值得一看，需要lotus打開文檔
標簽： bfm 總線 模型 教材
上傳時間： 2014-11-11
上傳用戶：a3318966
各種門電路模型的VerilogHDL描述
標簽： VerilogHDL 門電路 模型
上傳時間： 2014-02-16
上傳用戶：lifangyuan12
各種解碼譯碼電路模型的VerilogHDL描述
標簽： VerilogHDL 解碼 模型 譯碼電路
上傳時間： 2015-06-24
上傳用戶：q123321
wowmodelview魔獸世界的模型查看工具。下了看看吧，可以導出自己想要的模型進行處理咯～
標簽： wowmodelview 模型
上傳時間： 2013-12-26
上傳用戶：xinzhch
fir在dspbuilder下產生VHDL源碼及其測試激勵文件時的matlab模型,在modelsim下仿真通過
標簽： dspbuilder modelsim matlab VHDL
上傳時間： 2013-12-05
上傳用戶：invtnewer
fft在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
上傳時間： 2013-12-13
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dds在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
上傳時間： 2014-01-22
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m序列在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
上傳時間： 2015-06-27
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