當許多編程人員從事這項工作但又不使用源代碼管理工具時，源代碼管理幾乎不可能進行。Visual SourceSafe是Visual Basic的企業(yè)版配備的一個工具，不過這個工具目的是為了保留一個內(nèi)部應用版本，不向公眾發(fā)布（應當說明的是，M i c r o s o f t并沒有開發(fā)Visual SourceSafe，它是M i c r o s o f t公司買來的） 。雖然Visual SourceSafe有幫助文本可供參考，但該程序的一般運行情況和在生產(chǎn)環(huán)境中安裝 Visual SourceSafe的進程都沒有詳細的文字說明。另外，Visual SourceSafe像大多數(shù)M i c r o s o f t應用程序那樣經(jīng)過了很好的修飾，它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應用程序的標準。例如，Visual SourceSafe的三個組件之一（Visual SourceSafe Administrator）甚至連F i l e菜單都沒有。另外，許多程序的菜單項不是放在最合適的菜單上。在程序開發(fā)環(huán)境中實現(xiàn)Visual SourceSafe時存在的復雜性，加上它的非標準化外觀和文檔資料的不充分，使得許多人無法實現(xiàn)和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l S o u r c e S a f e的勇氣。我知道許多高水平技術人員無法啟動Visual SourceSafe并使之運行，其中有一位是管理控制系統(tǒng)項目師。盡管如此，Visual SourceSafe仍然不失為一個很好的工具，如果你花點時間將它安裝在你的小組工作環(huán)境中，你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導原則來幫助你創(chuàng)建更好的代碼，我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發(fā)小組所需的資源量，這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。
上傳時間： 2013-10-24
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IBIS 模型在做類似板級SI 仿真得到廣泛應用。在做仿真的初級階段，經(jīng)常對于ibis 模型的描述有些疑問，只知道把模型拿來轉(zhuǎn)換為軟件所支持的格式或者直接使用，而對于IBIS 模型里面的數(shù)據(jù)描述什么都不算很明白，因此下面的一些描述是整理出來的一點對于ibis 的基本理解。在此引用很多presention來描述ibis 內(nèi)容（有的照抄過來，阿彌陀佛，不要說抄襲，只不過習慣信手拈來說明一些問題），僅此向如muranyi 等ibis 先驅(qū)者致敬。本文難免有些錯誤或者考慮不周，隨時歡迎進行討論并對其進行修改！IBIS 模型的一些基本概念IBIS 這個詞是Input/Output buffer information specification 的縮寫。本文是基于IBIS ver3.2 所撰寫出來（www.eigroup.org/IBIS/可下載到各種版本spec）,ver4.2增加很多新特性，由于在目前設計中沒用到不予以討論。。。在業(yè)界經(jīng)常會把spice 模型描述為transistor model 是因為它描述很多電路細節(jié)問題。而把ibis 模型描述為behavioral model 是因為它并不象spice 模型那樣描述電路的構(gòu)成，IBIS 模型描述的只不過是電路的一種外在表現(xiàn)，象個黑匣子一樣，輸入什么然后就得到輸出結(jié)果，而不需要了解里面驅(qū)動或者接收的電路構(gòu)成。因此有所謂的garbage in, garbage out，ibis 模型的仿真精度依賴于模型的準確度以及考慮的worse case，因此無論你的模型如何精確而考慮的worse case 不周全或者你考慮的worse case 如何周全而模型不精確，都是得不到較好的仿真精度。
上傳時間： 2013-10-16
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mutisim仿真模型器件建立
上傳時間： 2013-10-12
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MATLAB及控制系統(tǒng)仿真_控制系統(tǒng)模型及轉(zhuǎn)換
標簽： MATLAB 2010 控制系統(tǒng) 仿真
上傳時間： 2013-12-26
上傳用戶：china97wan
mutisim仿真模型器件建立
上傳時間： 2013-10-21
上傳用戶：qoovoop
MATLAB及控制系統(tǒng)仿真_控制系統(tǒng)模型及轉(zhuǎn)換
標簽： MATLAB 2010 控制系統(tǒng) 仿真
上傳時間： 2014-12-31
上傳用戶：sjyy1001
01_靜態(tài)時序分析基本原理和時序分析模型
標簽： 靜態(tài)時序分析 時序分析 模型
上傳時間： 2013-10-17
上傳用戶：lvchengogo
XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時間： 2013-11-06
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摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業(yè)界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導致系統(tǒng)資源的浪費。本文提出的設計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-10-13
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LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準點 (光學點) -for SMD:........... 4 4. 標記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時間： 2013-10-29
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