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隨著現(xiàn)場(chǎng)可編程門陣列(FPGA)在工業(yè)中的廣泛應(yīng)用，使得基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn)在雷達(dá)信號(hào)處理中有著重要地位。模型化設(shè)計(jì)是一種自頂向下的面向FPGA的快速原型驗(yàn)證法，它不僅降低了FPGA設(shè)計(jì)門檻，而且縮短了開發(fā)周期，提高了設(shè)計(jì)效率。這使得FPGA模型化設(shè)計(jì)成為了FPGA系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。本文針對(duì)常見(jiàn)雷達(dá)信號(hào)處理模塊的FPGA模型化實(shí)現(xiàn)，在以下幾個(gè)方面展開研究：首先對(duì)基于FPGA的模型化設(shè)計(jì)方法進(jìn)行了研究，給出了模型化設(shè)計(jì)方法的發(fā)展現(xiàn)狀和趨勢(shì)，并對(duì)本文中使用的模型化設(shè)計(jì)方法的軟件工具System Generator和AccelDSP進(jìn)行了介紹。其次使用這兩種軟件工具對(duì)FIR濾波器進(jìn)行了模型化設(shè)計(jì)并同RTL(寄存器傳輸級(jí))設(shè)計(jì)方法進(jìn)行對(duì)比，全面分析了模型化設(shè)計(jì)方法和RTL設(shè)計(jì)方法的優(yōu)缺點(diǎn)。然后在簡(jiǎn)明闡述雷達(dá)信號(hào)處理原理的基礎(chǔ)上，使用System Generator對(duì)數(shù)字下變頻(DDC)、脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)及恒虛警(CFAR)處理等雷達(dá)信號(hào)處理模塊進(jìn)行了自頂向下的模型化設(shè)計(jì)。在Simulink中進(jìn)行了功能仿真驗(yàn)證，生成了HDL代碼，并在Xilinx FPGA中進(jìn)行了RTL的時(shí)序仿真分析。關(guān)鍵詞：雷達(dá)信號(hào)處理 FPGA 模型化設(shè)計(jì) System Generator AccelDSP
標(biāo)簽： FPGA 模型 雷達(dá)信號(hào)
上傳時(shí)間： 2013-07-25
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·詳細(xì)說(shuō)明：語(yǔ)音識(shí)別:語(yǔ)音矢量化及算法及與原文件的矢量對(duì)比功能源代碼文件列表: BShvoice ........\Debug ........\dllSudx.h ........\dllSudx.lib ........\SHvoice.cpp ........\SHvoice.dsp ......
標(biāo)簽： 語(yǔ)音識(shí)別 語(yǔ)音 矢量化 矢量
上傳時(shí)間： 2013-07-10
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初始化SSD1963 STM32+SSD1963 驅(qū)動(dòng) 4.3" LCD（ 480*272） 初始化代碼，已調(diào)試通過(guò)。
上傳時(shí)間： 2013-05-17
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proteus 7.10 漢化文件ISIS.dll、ARES.dll
上傳時(shí)間： 2013-04-24
上傳用戶：huxz911
漢化注釋，可以對(duì)所有的排列項(xiàng)進(jìn)行詳細(xì)解釋，實(shí)用，實(shí)戰(zhàn)。。。
上傳時(shí)間： 2013-07-24
上傳用戶：xymbian
CPLD初始化程序,用于DSP5416與SAA7111A的時(shí)序控制初始化.
標(biāo)簽： 7111A CPLD 5416 7111
上傳時(shí)間： 2013-08-08
上傳用戶：cc1915
使用FPGA實(shí)現(xiàn)直方圖基本處理——均衡化、規(guī)定化的例子
上傳時(shí)間： 2013-08-16
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自己做的FPGA下的頻率計(jì)模塊化設(shè)計(jì) 附有完整的程序和仿真圖紙
標(biāo)簽： FPGA 頻率計(jì) 模塊化設(shè)計(jì) 仿真
上傳時(shí)間： 2013-08-20
上傳用戶：wanqunsheng
Protel 99SE SP6 漢化補(bǔ)丁，一鍵漢化，超級(jí)有用！當(dāng)然，Protel 99SE要先升級(jí)到sp6！
上傳時(shí)間： 2013-09-10
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proteus單片機(jī)可視化仿真軟件自學(xué)教程，適合于入門學(xué)習(xí)。
標(biāo)簽： proteus 單片機(jī) 仿真軟件 可視化
上傳時(shí)間： 2013-09-25
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