關(guān)于FPGA的一些常識及含IP核的VHDL設(shè)計源代碼。
標(biāo)簽： FPGA VHDL 常識 IP核
上傳時間： 2013-12-11
上傳用戶：xmsmh
VHDL中IP核之參數(shù)化觸發(fā)器中文使用介紹
標(biāo)簽： VHDL IP核 參數(shù) 觸發(fā)器
上傳時間： 2014-01-16
上傳用戶：宋桃子
VHDL中IP核之參數(shù)化加減法器中文使用介紹
標(biāo)簽： VHDL IP核 參數(shù) 減法器
上傳時間： 2014-01-15
上傳用戶：cursor
完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件
標(biāo)簽： VERILOG USB 2.0 IP核
上傳時間： 2015-07-09
上傳用戶：維子哥哥
本書主要介紹Altera公司的軟核CPU——nios和采用該CPU進(jìn)行嵌入式系統(tǒng)設(shè)計的流程與方法。并以此為著眼點，介紹Altera的片上可編程系統(tǒng)SOPC的設(shè)計原理與實踐技術(shù)，引領(lǐng)讀者在低投入的情況下，較快地進(jìn)入片上系統(tǒng)soc的殿堂。
標(biāo)簽： CPU Altera nios 軟核
上傳時間： 2013-12-13
上傳用戶：haoxiyizhong
本書以Altera公司開發(fā)的NIOS嵌入式處理器軟核為例，介紹了嵌入式處理器的組成原理和開發(fā)應(yīng)用。介紹NIOS系統(tǒng)設(shè)計和c程序編程與調(diào)試。
標(biāo)簽： Altera NIOS 嵌入式處理器 軟核
上傳時間： 2015-07-17
上傳用戶：yph853211
IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫 的模塊，仿真時該文件也要加入工程。
標(biāo)簽： ip IP核 生成器 比較
上傳時間： 2014-01-05
上傳用戶：頂?shù)弥?/p>
Xilinx FPGA 的IP核，實現(xiàn)FFT功能的
標(biāo)簽： Xilinx FPGA IP核
上傳時間： 2013-12-12
上傳用戶：han_zh
針對51核的實驗程序，包括匯編語言核C語言，有交通燈，步進(jìn)電機，濾波器等
標(biāo)簽： 實驗 程序
上傳時間： 2015-07-23
上傳用戶：yyq123456789
數(shù)字預(yù)失真在通信領(lǐng)域內(nèi)IP核的開發(fā)文檔，包括數(shù)學(xué)表達(dá)式及硬件框圖
標(biāo)簽： 數(shù)字預(yù)失真 IP核 通信領(lǐng)域 文檔
上傳用戶：水口鴻勝電器
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