Mars-SP3-U FPGA開發(fā)板說明，針對Xilinx的XC3S400，有對原理圖的說明和實例操作說明
標(biāo)簽： Mars-SP FPGA 開發(fā)板說明
上傳時間： 2013-08-15
上傳用戶：songnanhua
altera 颶風(fēng)二代開發(fā)板的原理圖，pdf格式\r\n
標(biāo)簽： altera 開發(fā)板 原理圖
上傳用戶：qimingxing130
FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上調(diào)試運行成功
標(biāo)簽： verilog FPGA uart 控制器
上傳用戶：qazxsw
DSP2812開發(fā)板板上的CPLD源代碼
標(biāo)簽： 2812 CPLD DSP 開發(fā)板
上傳時間： 2013-08-16
上傳用戶：小草123
本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發(fā)工具的時間控制器，該控制器不僅具有時間功能，而且具有定時器功能，能在00：00～23：59之間任意設(shè)定開啟時間和關(guān)閉時間，其設(shè)置方便、靈活，廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時控制。
標(biāo)簽： CPLD VHDL 核心 開發(fā)工具
上傳用戶：chenjjer
主要介紹了關(guān)于MAGIC3000系列CPLD開發(fā)板的十個實例,如霓虹燈演示、與PC串口通信等。
標(biāo)簽： MAGIC 3000 CPLD 開發(fā)板
上傳用戶：894898248
針對嵌入式系統(tǒng)的底層網(wǎng)絡(luò)接口給出了一種由FPGA實現(xiàn)的以太網(wǎng)控制器的設(shè)計方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時可提供MII接口，可并通過外接以太網(wǎng)物理層（PHY）芯片來實現(xiàn)網(wǎng)絡(luò)接入\r\n
標(biāo)簽： FPGA 嵌入式系統(tǒng) 以太網(wǎng)控制器 底層
上傳時間： 2013-08-18
上傳用戶：青春給了作業(yè)95
多款FPGA CPLD開發(fā)板的原理圖，很好的線路設(shè)計參考
標(biāo)簽： FPGA CPLD 開發(fā)板 原理圖
上傳用戶：shanml
lab1——FPGA這個文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
上傳用戶：qwe1234
基于Xilinx XC3S500E的FPGA最小開發(fā)板制作的文章。
標(biāo)簽： Xilinx S500 500E FPGA
上傳時間： 2013-08-19
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