DesignSpark PCB 第3版現(xiàn)已推出! 包括3種全新功能: 1. 模擬介面 Simulation Interface 2. 設(shè)計計算機 Design Calculator 3. 零件群組 Component Grouping 第3版新功能介紹 (含資料下載) 另外, 中文版的教學(xué)已經(jīng)準(zhǔn)備好了, 備有簡體和繁體版, 趕快下載來看看! 設(shè)計PCB產(chǎn)品激活：激活入品 Lorem ipsum dolor sit amet, consectetur adipisicing elit, sed do eiusmod tempor incididunt ut labore et dolore magna aliqua. Ut enim ad minim veniam, quis nostrud exercitation ullamco laboris nisi ut aliquip ex ea commodo consequat. Duis aute irure dolor in reprehenderit in voluptate velit esse cillum dolore eu fugiat nulla pariatur. Excepteur sint occaecat cupidatat non proident, sunt in culpa qui officia deserunt mollit anim id est laborum。
標(biāo)簽： DesignSpark PCB 設(shè)計工具 免費下載
上傳時間： 2013-10-19
上傳用戶：小眼睛LSL
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上傳時間： 2013-10-07
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附件是一款PCB阻抗匹配計算工具，點擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計算方法，連板的排法和PCB聯(lián)板的設(shè)計驗驗。 PCB設(shè)計的經(jīng)驗建議: 1.一般連板長寬比率為1：1~2.5：1,同時注意For FuJi Machine:a.最大進板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向為優(yōu)先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時,需加補強邊. 5.陰陽板的設(shè)計需作特殊考量. 6.工藝邊需根據(jù)實際需要作設(shè)計調(diào)整,軌道邊一般不少於6mm,實際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實際要求下的連板經(jīng)濟性. 7.FIDUCIAL MARK或稱光學(xué)定位點,一般設(shè)計在對角處,為2個或4個,同時MARK點面需平整,無氧化,脫落現(xiàn)象;定位孔設(shè)計在板邊,為對稱設(shè)計,一般為4個,直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設(shè)計的同時,需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>. 10.使用針孔(郵票孔)聯(lián)接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無影響插件過軌道,及是否影響裝配組裝.
上傳時間： 2013-10-15
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中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時間： 2013-11-21
上傳用戶：wxqman
有時候，做元件封裝的時候，做得不是按中心設(shè)置為原點（不提倡這種做法），所以制成之后導(dǎo)出來的坐標(biāo)圖和直接提供給貼片廠的要求相差比較大。比如，以元件的某一個pin 腳作為元件的原點，明顯就有問題，直接修改封裝的話，PCB又的重新調(diào)整。所以想到一個方法：把每個元件所有的管腳的X坐標(biāo)和Y坐標(biāo)分別求平均值，就為元件的中心。
標(biāo)簽： Layout Basic PADS Scr
上傳時間： 2014-01-09
上傳用戶：xzt
電路板故障分析 維修方式介紹 ASA維修技術(shù) ICT維修技術(shù) 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經(jīng)驗及技術(shù)不足 無法維修的死板,廢棄可惜 送電中作動態(tài)維修,危險性極高 備份板太多,積壓資金 送國外維修費用高,維修時間長 對老化零件無從查起無法預(yù)先更換 維修速度及效率無法提升,造成公司負擔(dān),客戶埋怨 投資大量維修設(shè)備,操作複雜,績效不彰
上傳時間： 2013-11-09
上傳用戶：chengxin
enter——選取或啟動 esc——放棄或取消 f1——啟動在線幫助窗口 tab——啟動浮動圖件的屬性窗口 pgup——放大窗口顯示比例 pgdn——縮小窗口顯示比例 end——刷新屏幕 del——刪除點取的元件（1個） ctrl+del——刪除選取的元件（2個或2個以上） x+a——取消所有被選取圖件的選取狀態(tài) x——將浮動圖件左右翻轉(zhuǎn) y——將浮動圖件上下翻轉(zhuǎn) space——將浮動圖件旋轉(zhuǎn)90度 crtl+ins——將選取圖件復(fù)制到編輯區(qū)里 shift+ins——將剪貼板里的圖件貼到編輯區(qū)里 shift+del——將選取圖件剪切放入剪貼板里 alt+backspace——恢復(fù)前一次的操作 ctrl+backspace——取消前一次的恢復(fù) crtl+g——跳轉(zhuǎn)到指定的位置 crtl+f——尋找指定的文字
上傳時間： 2013-11-01
上傳用戶：a296386173
15.2 已經(jīng)加入了有關(guān)貫孔及銲點的Z軸延遲計算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項. 點選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄.
上傳時間： 2013-11-12
上傳用戶：Late_Li
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-11-17
上傳用戶：cjf0304
LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術(shù)語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準(zhǔn)點 (光學(xué)點) -for SMD:........... 4 4. 標(biāo)記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設(shè)計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時間： 2013-10-29
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