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上傳時間： 2013-04-24
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由于信道中存在干擾,數(shù)字信號在信道中傳輸?shù)倪^程中會產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點研究一種信道編解碼的算法和邏輯電路的實現(xiàn)方法,并在硬件上驗證,利用碼流傳輸?shù)臏y試方法,對設(shè)計進(jìn)行測試.在以上的研究基礎(chǔ)之上,橫向擴(kuò)展和課題相關(guān)問題的研究,包括FPGA實現(xiàn)和高速硬件電路設(shè)計等方面的研究. 糾錯碼技術(shù)是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強(qiáng)的糾錯能力,既能糾正隨機(jī)錯誤,也能糾正突發(fā)錯誤.在深空通信,移動通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實現(xiàn)技術(shù)的發(fā)展,RS碼在實際中的應(yīng)用也將更加廣泛. 在研究中,對所研究的問題進(jìn)行分解,集中精力研究課題中的重點和難點,在各個模塊成功實現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計中,使用了自頂向下的設(shè)計方法,編解碼算法每一個子模塊分開進(jìn)行設(shè)計,最后在頂層進(jìn)行元件例化,正確實現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯碼的設(shè)計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設(shè)計的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計的一些常用方法和注意事項；最后設(shè)計基于FPGA的硬件電路平臺,并利用靜態(tài)和動態(tài)的方法對編解碼算法進(jìn)行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時候,整個系統(tǒng)工作在30MHz的時鐘頻率下,通過了硬件上的靜態(tài)測試和動態(tài)測試,并能夠正確實現(xiàn)預(yù)期的糾錯功能.
上傳時間： 2013-07-01
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u盤電路原理圖.docu盤電路原理圖.docu盤電路原理圖.docu盤電路原理圖.docu盤電路原理圖.docu盤電路原理圖.docu盤電路原理圖.docu盤電路原理圖.doc
標(biāo)簽： 電路原理圖
上傳時間： 2013-05-17
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大規(guī)模可編程邏輯器件CPLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類可編程專用集成電路(ASIC),電子設(shè)計工程師用它可以在辦公室或?qū)嶒炇依镌O(shè)計出所需的專用集成電路,從而大大縮短了產(chǎn)品上市時間,降低了開發(fā)成本.此外,可編程邏輯器件還具有靜態(tài)可重復(fù)編程和動態(tài)系統(tǒng)重構(gòu)的特性,使得硬件的功能可以象軟件一樣通過編程來修改,這樣就極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性.該設(shè)計完成了在一片可編程邏輯器件上開發(fā)簡易計算機(jī)的設(shè)計任務(wù),將單片機(jī)與單片機(jī)外圍電路集成化,能夠輸入指令、執(zhí)行指令、輸出結(jié)果,具有在電子系統(tǒng)中應(yīng)用的普遍意義,另外,也可以用于計算機(jī)組成原理的教學(xué)試驗.該文第一章簡要介紹了可編程ASIC和EDA技術(shù)的歷史、現(xiàn)狀、未來并對本課題作了簡要陳述.第二章在芯片設(shè)計的兩種輸入法即原理圖輸入法和HDL輸入法之間做出比較,決定選用HDL輸入法.第三章描述了具體的設(shè)計過程和設(shè)計手段,首先將簡易計算機(jī)劃分為運(yùn)算器、CPU控制器、存儲器、鍵盤接口和顯示接口以及系統(tǒng)控制器,然后再往下分為下層子模塊.輸入法的語言使用的是Verilog HDL,鑒于篇幅所限,源代碼部分不在論文之中.第四章對設(shè)計的綜合與實現(xiàn)做了總結(jié),給出了時序仿真波形圖.該文針對FPGA和RISC這兩大課題,對RISC在FPGA上的實現(xiàn)進(jìn)行了初淺的探索與嘗試.從計算機(jī)體系結(jié)構(gòu)入手,剖析了精簡指令集計算機(jī)的原理,通過該設(shè)計的實踐對ASIC和EDA的設(shè)計潛力有了更進(jìn)一步的領(lǐng)悟.
上傳時間： 2013-05-21
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隨著現(xiàn)代雷達(dá)技術(shù)的不斷發(fā)展,電子偵察設(shè)備面臨電磁環(huán)境日益復(fù)雜多變,發(fā)展寬帶化、數(shù)字化、多功能、軟件化的電子偵察設(shè)備已是一項重要的任務(wù).然而,目前的寬帶A/D與后續(xù)DSP之間的工作速率總有一到兩個數(shù)量級的差別,二者之間的瓶頸成為電子偵察系統(tǒng)數(shù)字化的最大障礙.通信領(lǐng)域軟件無線電的成功應(yīng)用為電子偵察系統(tǒng)的發(fā)展提供了一種理想模式.另一方面,微電子技術(shù)的快速發(fā)展,以及FPGA的廣泛應(yīng)用,在很大程度上影響了數(shù)字電路的設(shè)計與開發(fā).這也為解決高速A/D與DSP處理能力之間的矛盾提供了一種有效的解決方法.為了解決寬帶A/D與后續(xù)DSP之間的瓶頸問題,本文給出了一種基于多相濾波的寬帶數(shù)字下變頻結(jié)構(gòu),并從軟件無線電原理出發(fā),從理論推導(dǎo)和計算機(jī)仿真兩方面對該結(jié)構(gòu)進(jìn)行了驗證,并進(jìn)一步給出該結(jié)構(gòu)改進(jìn)方案以及改進(jìn)的多相濾波數(shù)字下變頻結(jié)構(gòu)的硬件實現(xiàn)方法.本文將多相濾波下變頻的并行結(jié)構(gòu)應(yīng)用到數(shù)字下變頻電路中,并在后繼的混頻模塊中也采用并行混頻的方式來實現(xiàn),不僅在一定程度上解決了二者之間的瓶頸問題,同時也大大提高了實時處理速度.經(jīng)過多相濾波下變頻處理后的數(shù)據(jù),在速率和數(shù)據(jù)量上都有大幅減少,達(dá)到了現(xiàn)有通用DSP器件處理能力的要求.另外,本人還用FPGA設(shè)計了實驗電路,利用微機(jī)串口,與實驗?zāi)繕?biāo)板進(jìn)行控制和數(shù)據(jù)交換.利用FPGA的在線編程特性,可以方便靈活的對各種實現(xiàn)方法加以驗證和比較.
上傳時間： 2013-04-24
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機(jī)械手是自動裝配生產(chǎn)線上必不可少的設(shè)備，它可以模擬人手臂的部分動作，按預(yù)定的程序、軌跡和要求，實現(xiàn)抓取、搬運(yùn)和裝配等工作。在減輕人的勞動強(qiáng)度、提高裝配質(zhì)量和提高裝配效率等方面，起到了積極的作用。本文基于ARM和FPGA嵌入式系統(tǒng)，開展了機(jī)械手控制系統(tǒng)的研發(fā)工作，實現(xiàn)了機(jī)械手的自動控制。 嵌入式ARM處理器，具有運(yùn)行速度快、功耗低、程序設(shè)計靈活、外圍硬件資源豐富等優(yōu)點，但其普通輸入輸出口的高低電平變化周期最快只能到1微妙左右，不適合高速輸入輸出；FPGA芯片高速輸入輸出數(shù)據(jù)，時間可縮短至幾十納秒。通過ARM處理器和FPGA技術(shù)的有機(jī)結(jié)合，發(fā)揮各自的優(yōu)勢，使系統(tǒng)具有程序設(shè)計靈活、以太網(wǎng)通信、大容量存儲、高速數(shù)據(jù)輸山、低成本等特點，滿足高速機(jī)械手自動控制的要求。 本文分析了ARM和FPGA系統(tǒng)，以及機(jī)械手控制系統(tǒng)的功能要求；設(shè)計硬件模塊、接口電路；闡述了系統(tǒng)軟件的設(shè)計過程，包括啟動代碼U—BOOT、操作系統(tǒng)μCLinux的移植；并介紹了如何利用便件描述語言VHDL來實現(xiàn)機(jī)械手邏輯控制。
標(biāo)簽： FPGA ARM 機(jī)械手 自動控制系統(tǒng)
上傳時間： 2013-04-24
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軟件無線電是二十世紀(jì)九十年代提出的一種實現(xiàn)無線通信的體系結(jié)構(gòu)，被認(rèn)為是繼模擬通信、數(shù)字通信之后的第三代無線電通信技術(shù)。它的中心思想是：構(gòu)造一個開放性、標(biāo)準(zhǔn)化、模塊化的通用硬件平臺，并使寬帶模數(shù)和數(shù)模轉(zhuǎn)換器盡可能靠近天線，從而將各種功能，如工作頻段、調(diào)制解調(diào)類型、數(shù)據(jù)格式、加密模式、通信協(xié)議等用軟件來完成。 本論文首先介紹了軟件無線電的基本原理和三種結(jié)構(gòu)形式，綜述了軟件無線電的幾項關(guān)鍵技術(shù)及其最新研究進(jìn)展。其中調(diào)制解調(diào)模塊是軟件無線電系統(tǒng)中的重要部分，集中體現(xiàn)了軟件無線電最顯著的優(yōu)點——靈活性。目前這一部分的技術(shù)實現(xiàn)手段多種多樣。隨著近幾年來芯片制造工藝的飛速發(fā)展，可編程器件FPGA以其高速的處理性能、高容量和靈活的可重構(gòu)能力，成為實現(xiàn)軟件無線電技術(shù)的重要手段。 本論文調(diào)制解調(diào)系統(tǒng)的設(shè)計，選擇有代表性的16QAM和QPSK兩種方式作為研究對象，采用SystemView軟件作為系統(tǒng)級開發(fā)工具進(jìn)行集成化設(shè)計。在實現(xiàn)系統(tǒng)仿真和FPGA整體規(guī)劃后，著重分析用VHDL實現(xiàn)其中關(guān)鍵模塊以及利用嵌入FPGA的CPU核控制調(diào)制解調(diào)方式轉(zhuǎn)換的方法。同時，在設(shè)計中成功地調(diào)用了Xilinx公司的IP核，實現(xiàn)了設(shè)計復(fù)用。由于FPGA內(nèi)部邏輯可以根據(jù)需要進(jìn)行重構(gòu)，因而硬件的調(diào)試和升級變得很容易，而內(nèi)嵌CPU使信號處理過程可以用軟件進(jìn)行控制，充分體現(xiàn)了軟件無線電的靈活性。 通過本論文的研究，初步驗證了在FPGA內(nèi)實現(xiàn)數(shù)字調(diào)制解調(diào)過程及控制的技術(shù)可行性和應(yīng)用的靈活性，并對將來的擴(kuò)展問題進(jìn)行了研究和討論，為實現(xiàn)完整的軟件無線電系統(tǒng)奠定了基礎(chǔ)。
標(biāo)簽： FPGA 軟件無線電 調(diào)制解調(diào)
上傳時間： 2013-04-24
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信息技術(shù)的不斷發(fā)展,對信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數(shù)問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實現(xiàn)也成為一個關(guān)注的方面.該文按照確定有限域、選取曲線參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實現(xiàn)模塊設(shè)計,驗證模塊功能的順序進(jìn)行書寫.為了硬件實現(xiàn)上的方便,設(shè)計選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機(jī)的橢圓曲線.根據(jù)層次化、結(jié)構(gòu)化的設(shè)計思路,將橢圓曲線上的標(biāo)量乘法運(yùn)算劃分成兩個運(yùn)算層次:橢圓曲線上的運(yùn)算和有限域上的運(yùn)算.模塊劃分之后,利用自底向上的設(shè)計思路,主要針對有限域上的乘法運(yùn)算進(jìn)行了重要的改進(jìn),并對加法群中的標(biāo)量乘運(yùn)算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進(jìn)行電路設(shè)計.完成了各個模塊的設(shè)計輸入和仿真.設(shè)計選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線和時序仿真.文中給出了橢圓曲線上的點加、倍點和標(biāo)量乘法模塊的具體設(shè)計結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線的標(biāo)量乘特點,提出了合適的驗證方案.該設(shè)計完成了橢圓曲線上的標(biāo)量乘法運(yùn)算.設(shè)計主要針對資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運(yùn)算、使用了沒有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線標(biāo)量乘法需要2,741,998個邏輯單元,在100MHz的時鐘約束下,運(yùn)行一次標(biāo)量乘法運(yùn)算需要567.69us.該次設(shè)計的結(jié)果可以直接用來構(gòu)造橢圓曲線上的簽名、驗證、密鑰交換等算法.
標(biāo)簽： FPGA 橢圓曲線 密碼體制 乘法運(yùn)算
上傳時間： 2013-05-24
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本文以某型號接收機(jī)的應(yīng)用為背景，主要論述了如何實現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實現(xiàn)、仿真測試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特數(shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號接收機(jī)，經(jīng)受了實際應(yīng)用的考驗產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時間： 2013-04-24
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有線通信方式由于具有保密性高、抗干擾能力強(qiáng)在軍事通信中倍受青睞,因此,對軍用有線通信設(shè)備的研究和設(shè)計具有十分重要的戰(zhàn)略意義.TBJ-204型野戰(zhàn)20線程控交換機(jī)是一種小型背負(fù)式模擬空分程控用戶交換機(jī),用于裝備全軍各兵種的作戰(zhàn)、演習(xí)和緊急搶險等行動.該項目以該交換機(jī)為研究對象,在詳細(xì)分析原設(shè)備的系統(tǒng)結(jié)構(gòu)和功能實現(xiàn)方式的基礎(chǔ)上,指出該機(jī)型在使用過程中存在技術(shù)相對陳舊、分立元件過多、可靠性和保密性不夠、體積大、重量大、維修困難等問題,同時結(jié)合系統(tǒng)的低功耗需求和優(yōu)化人機(jī)接口設(shè)計,本文提出基于"單片機(jī)+CPLD/FPGA體系結(jié)構(gòu)"的集成化設(shè)計方案:①在CPLD中實現(xiàn)信號音分頻和計時頻率生成電路、20路用戶LED狀態(tài)控制電路;②CPLD與單片機(jī)以總線接口方式實現(xiàn)譯碼、數(shù)據(jù)和控制信號鎖存功能的VHDL設(shè)計;③基于低功耗設(shè)計的器件選型方案和單片機(jī)待機(jī)模式設(shè)計;④人機(jī)接口的LCD菜單操作方式.該文詳細(xì)介紹了改型設(shè)備的研制過程,包括CPLD片內(nèi)功能設(shè)計實現(xiàn)、主控制板和用戶板各功能模塊工作原理和設(shè)計實現(xiàn)、各硬件模塊功能測試等,最后給出了局內(nèi)呼叫處理功能和話務(wù)員服務(wù)功能的軟件實現(xiàn)流程.文章結(jié)尾介紹了改型設(shè)備的系統(tǒng)性能,它將實現(xiàn)更高的可靠性、保密性和抗干擾能力,同時具備低功耗和小型化的優(yōu)點.最后,該文總結(jié)了項目設(shè)計中使用的關(guān)鍵技術(shù),指出了設(shè)計的創(chuàng)新意義和將來的工作.
標(biāo)簽： CPLDFPGA 單片機(jī) 程控交換機(jī)
上傳時間： 2013-04-24
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