《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識(shí)面非常廣,內(nèi)容包括中央處理器、指令系統(tǒng)、存儲(chǔ)系統(tǒng)、總線和輸入輸出系統(tǒng)等方面,學(xué)生在學(xué)習(xí)該課程時(shí),普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng),學(xué)生通過實(shí)驗(yàn)環(huán)節(jié),可以進(jìn)一步融會(huì)貫通學(xué)習(xí)內(nèi)容,掌握計(jì)算機(jī)各模塊的工作原理,相互關(guān)系的來龍去脈。 為了增強(qiáng)實(shí)驗(yàn)系統(tǒng)的功能,提高系統(tǒng)的靈活性,降低實(shí)驗(yàn)成本,我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計(jì)算器組成原理實(shí)驗(yàn)平臺(tái)。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯,F(xiàn)PGA芯片具有重復(fù)編程能力,使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程,這種稱為“軟”硬件的全新系統(tǒng)設(shè)計(jì)概念,使實(shí)驗(yàn)系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便,而且使學(xué)生自己設(shè)計(jì)不同的實(shí)驗(yàn)變?yōu)榭赡堋S?jì)算機(jī)組成原理實(shí)驗(yàn)的最終目的是讓學(xué)生能夠設(shè)計(jì)CPU,但首先,學(xué)生必須知道CPU的各個(gè)功能部件是如何工作,以及相互之間是如何配合構(gòu)成CPU的。因此,我們必須先設(shè)計(jì)出一個(gè)教學(xué)用的以FPGA芯片為核心的硬件平臺(tái),然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能,并設(shè)計(jì)出一套實(shí)驗(yàn)。 本文重點(diǎn)研究了基于FPGA芯片的VHDL硬件系統(tǒng),由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力,現(xiàn)代CPU的主要功能如計(jì)算,存儲(chǔ),I/O操作等均可由VHDL來實(shí)現(xiàn)。同時(shí)設(shè)計(jì)實(shí)驗(yàn)內(nèi)容,包括時(shí)序電路的組成及控制原理實(shí)驗(yàn)、八位運(yùn)算器的組成及復(fù)合運(yùn)算實(shí)驗(yàn)、存儲(chǔ)器實(shí)驗(yàn)、數(shù)據(jù)通路實(shí)驗(yàn)、浮點(diǎn)運(yùn)算器實(shí)驗(yàn)、多流水線處理器實(shí)驗(yàn)等,這些實(shí)驗(yàn)形成一個(gè)相互關(guān)聯(lián)的系統(tǒng)。每個(gè)實(shí)驗(yàn)先由教師講解原理及原理圖,學(xué)生根據(jù)教師提供的原理圖,自己用MAX+PLUSII完成電路輸入,學(xué)生實(shí)驗(yàn)實(shí)際上是編寫VHDL,不需要寫得很復(fù)雜,只要能調(diào)用接口,然后將程序燒入平臺(tái),這樣既不會(huì)讓學(xué)生花太多的時(shí)間在畫電路圖上,又能讓學(xué)生更好的理解每個(gè)部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實(shí)驗(yàn)平臺(tái),即實(shí)驗(yàn)系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84,62256CPLD以及其他外圍芯片(例如74LS244,74LS275)組成。根據(jù)不同的實(shí)驗(yàn)要求,規(guī)劃不同實(shí)驗(yàn)控制邏輯。用戶可選擇不同的實(shí)驗(yàn)邏輯,通過把實(shí)驗(yàn)邏輯下載到FPGA芯片中構(gòu)成自己的實(shí)驗(yàn)平臺(tái)。 其次,論文詳細(xì)的闡述了VHDL模塊化設(shè)計(jì),如何運(yùn)用VHDL技術(shù)來依次實(shí)現(xiàn)CPU的各個(gè)功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言,自1987年獲得IEEE批準(zhǔn)以來,經(jīng)過了1993年和2001年兩次修改,至今已被眾多的國際知名電子設(shè)計(jì)自動(dòng)化(EDA)工具研發(fā)商所采用,并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域,目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計(jì)技術(shù)。再次,論文針對(duì)實(shí)驗(yàn)平臺(tái)中遇到的較為棘手的多流水線等問題,也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實(shí)驗(yàn)條件,實(shí)驗(yàn)內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù),才能掌握CPU的設(shè)計(jì),運(yùn)行原理。另外,本論文的背景是需要學(xué)生熟悉基本的VHDL知識(shí)或技能,因?yàn)閷?shí)驗(yàn)是在編寫VHDL代碼的前提下完成的。 本文在基于實(shí)驗(yàn)室的環(huán)境下,基本上較為完整的實(shí)現(xiàn)了一個(gè)基于FPGA的實(shí)驗(yàn)平臺(tái)方案。在此基礎(chǔ)上,進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究,為FPGA在實(shí)際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對(duì)FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實(shí)意義。
標(biāo)簽: 計(jì)算機(jī)組成 實(shí)驗(yàn)
上傳時(shí)間: 2013-04-24
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建立了雙容水箱系統(tǒng)的數(shù)學(xué)模型,采用串級(jí)控制方案對(duì)雙容水箱液位系統(tǒng)進(jìn)行控制,控制算法采用數(shù)字PID。確定了硬件設(shè)備,制作了雙容水箱液位控制系統(tǒng)。采用力控5.0 版組態(tài)軟件,對(duì)整個(gè)液位控制系統(tǒng)進(jìn)行組態(tài),構(gòu)
標(biāo)簽: 力控組態(tài) 軟件 液位控制系統(tǒng)
上傳時(shí)間: 2013-07-27
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數(shù)字射頻存儲(chǔ)器(Digital Radio FreqlJencyr:Memory DRFM)具有對(duì)射頻信號(hào)和微波信號(hào)的存儲(chǔ)、處理及傳輸能力,已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號(hào)處理技術(shù),DRFM由于具有處理這些相干波形的能力,被越來越廣泛地應(yīng)用于電子對(duì)抗領(lǐng)域作為射頻頻率源。目前,國內(nèi)外對(duì)DRFM技術(shù)的研究還處于起步階段,DRFM部件在采樣率、采樣精度及存儲(chǔ)容量等方面,還不能滿足現(xiàn)代雷達(dá)信號(hào)處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理,在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實(shí)現(xiàn)的設(shè)計(jì)方法,給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實(shí)現(xiàn)的幅度量化DRFM設(shè)計(jì)方案。本方案的采樣率為1 GHz、采樣精度12位,具體實(shí)現(xiàn)是采用4個(gè)采樣率為250 MHz的ADC并行交替等效時(shí)間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波,用于保存信號(hào)復(fù)包絡(luò)的所有信息。利用FPGA器件實(shí)現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器,采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實(shí)現(xiàn)了DRFM電路的FPGA設(shè)計(jì)和功能仿真、時(shí)序分析。方案中采用了大量的低壓差分信號(hào)(Low Voltage Differential Signaling LVDS)邏輯的芯片,從而大大降低了系統(tǒng)的功耗,提高了系統(tǒng)工作的可靠性。本文最后對(duì)采用的數(shù)字信號(hào)處理算法進(jìn)行了仿真,仿真結(jié)果證明了設(shè)計(jì)方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲(chǔ)器的DRFM相比,具有更高的性能指標(biāo)和優(yōu)越性。
標(biāo)簽: FPGA 數(shù)字射頻 存儲(chǔ)器
上傳時(shí)間: 2013-06-01
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隨著各種非線性電力電子設(shè)備的大量應(yīng)用,電網(wǎng)中的諧波污染日益嚴(yán)重。為了保證電力系統(tǒng)的安全經(jīng)濟(jì)運(yùn)行,保證電氣設(shè)備和用電人員的安全,治理電磁環(huán)境污染、維護(hù)綠色環(huán)境,研究實(shí)時(shí)、準(zhǔn)確的電力諧波分析系統(tǒng),對(duì)電網(wǎng)中的諧波進(jìn)行實(shí)時(shí)檢測、分析和監(jiān)控,都具有重要的理論和工程實(shí)際意義。 目前實(shí)際應(yīng)用的電力諧波分析系統(tǒng)大多是以單片機(jī)為核心組成。單片機(jī)運(yùn)行速度慢,實(shí)時(shí)性較差,不能滿足實(shí)際應(yīng)用中對(duì)系統(tǒng)實(shí)時(shí)性越來越高的要求。另外,單片機(jī)的地址線和數(shù)據(jù)線位數(shù)較少,這使得由單片機(jī)構(gòu)成的電力諧波分析系統(tǒng)外圍電路龐大,系統(tǒng)的可靠性和可維護(hù)性上都大打折扣。 本文首先研究了電力諧波的產(chǎn)生,危害及國內(nèi)外研究現(xiàn)狀,對(duì)電力諧波檢測中常用的各種算法進(jìn)行分析和比較;然后介紹了FPGA芯片的特性和SOPC系統(tǒng)的特點(diǎn),并分析比較了傳統(tǒng)測量諧波裝置和基于FPGA的新型諧波測量儀器的特性。綜述了可編程元器件的發(fā)展過程、主要工藝發(fā)展及目前的應(yīng)用情況。 然后,對(duì)整個(gè)諧波處理器系統(tǒng)的框架及結(jié)構(gòu)進(jìn)行描述,包括系統(tǒng)的功能結(jié)構(gòu)分配,外圍硬件電路的結(jié)構(gòu)及軟件設(shè)計(jì)流程。其后,針對(duì)系統(tǒng)外圍硬件電路、FFTIP核設(shè)計(jì)和SOPC系統(tǒng)的組建,進(jìn)行詳細(xì)的分析與設(shè)計(jì)。系統(tǒng)采用NiosⅡ處理器核和FFT運(yùn)算協(xié)處理器相結(jié)合的結(jié)構(gòu)。FFT運(yùn)算用專門的FFT運(yùn)算協(xié)處理器核完成,使得系統(tǒng)克服的單片機(jī)系統(tǒng)實(shí)時(shí)性差和速度慢的缺點(diǎn)。FFTIP核采用現(xiàn)在ASIC領(lǐng)域的一種主流硬件描述語言VHDL進(jìn)行編寫,采用順序的處理結(jié)構(gòu)和IEEE浮點(diǎn)標(biāo)準(zhǔn)運(yùn)算,具有系統(tǒng)簡單、占用硬件資源少和高運(yùn)算精度的優(yōu)點(diǎn)。諧波分析儀系統(tǒng)組建采用SOPC系統(tǒng)。SOPC系統(tǒng)具有可對(duì)硬件剪裁和添加的特點(diǎn),使得系統(tǒng)的更簡單,應(yīng)用面更廣,專用性更強(qiáng)的優(yōu)點(diǎn)。最后,給出了對(duì)系統(tǒng)中各模塊進(jìn)行仿真及系統(tǒng)生成的結(jié)果。
上傳時(shí)間: 2013-04-24
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LTC2400是凌特公司生產(chǎn)的一種微功耗、高精度24位A/D轉(zhuǎn)換器,該芯片內(nèi)部集成有振蕩器,工作電壓 2.7-5.5V,積分線性誤差為4ppm,RMS噪聲為0.3ppm,供電電流僅為200A,
標(biāo)簽: 2400 LTC 24位 AD轉(zhuǎn)換器
上傳時(shí)間: 2013-07-07
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8051處理器自誕生起近30年來,一直都是嵌入式應(yīng)用的主流處理器,不同規(guī)模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產(chǎn)品。該處理器極具靈活性,可讓開發(fā)者自行定義部分指令,量身訂制所需的功能模塊和外設(shè)接口,而且有標(biāo)準(zhǔn)版和經(jīng)濟(jì)版等多種版本可供選擇,可讓設(shè)計(jì)人員各取所需,實(shí)現(xiàn)更高性價(jià)比的結(jié)構(gòu)。如此多的優(yōu)越性使得8051處理器牢固地占據(jù)著龐大的應(yīng)用市場,因此研究和發(fā)展8051及與其兼容的接口具有極大的應(yīng)用前景。在眾多8051的外設(shè)接口中,I2C總線接口扮演著重要的角色。通用的12C接口器件,如帶12C總線的RAM,ROM,AD/DA,LCD驅(qū)動(dòng)器等,越來越多地應(yīng)用于計(jì)算機(jī)及自動(dòng)控制系統(tǒng)中。因此,本論文的根本目的就是針對(duì)如何在8051內(nèi)核上擴(kuò)展I2C外設(shè)接口進(jìn)行較深入的研究。 本課題項(xiàng)目采用可編程技術(shù)來開發(fā)805l核以及12C接口。由于8051內(nèi)核指令集相容,我們能借助在現(xiàn)有架構(gòu)方面的經(jīng)驗(yàn),發(fā)揮現(xiàn)有的大量代碼和工具的優(yōu)勢(shì),較快地完成設(shè)計(jì)。在8051核模塊里,我們主要實(shí)現(xiàn)中央處理器、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)/計(jì)數(shù)器、并行接口、串行接口和中斷系統(tǒng)等七大單元及數(shù)據(jù)總線、地址總線和控制總線等三大總線,這些都是標(biāo)準(zhǔn)8051核所具有的模塊。在其之上我們?cè)偾度?2C的串行通信模塊,采用自下而上的方法,逐次實(shí)現(xiàn)一位的收發(fā)、一個(gè)字節(jié)的收發(fā)、一個(gè)命令的收發(fā),直至實(shí)現(xiàn)I2C的整個(gè)通信協(xié)議。 8051核及I2C總線的研究通過可編程邏輯器件和一塊外圍I2C從設(shè)備TMPl01來驗(yàn)證。本課題的最終目的是可編程邏輯器件實(shí)現(xiàn)的8051核成功并高效地控制擴(kuò)展的12C接口與從設(shè)備TMPl01通信。 用EP2C35F672C6芯片開發(fā)的12C接口,數(shù)據(jù)的傳輸速率由該芯片嵌入8051微處理的時(shí)鐘頻率決定。經(jīng)測試其傳輸速率可達(dá)普通速率和快速速率。 目前集成了該12C接口的8051核已經(jīng)在工作中投入使用,主要用于POS設(shè)備的用戶數(shù)據(jù)加密及對(duì)設(shè)備溫度的實(shí)時(shí)控制。雖然該設(shè)備尚未大批量投產(chǎn),但它已成功通過PCI(PaymentCardIndustry)協(xié)會(huì)認(rèn)證。
標(biāo)簽: FPGA 8051 I2C 內(nèi)核
上傳時(shí)間: 2013-06-18
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采用現(xiàn)場可編程門陣列(FPGA)可以快速實(shí)現(xiàn)數(shù)字電路,但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時(shí)常常需要數(shù)小時(shí)的時(shí)間,以至于許多設(shè)計(jì)者甚至通過在給定FPGA上采用更多的資源,或者以犧牲電路速度為代價(jià)來提高編制速度。電路編制過程中大部分時(shí)間花費(fèi)在布線階段,因此有效的布線算法能極大地減少布線時(shí)間。 許多布線算法已經(jīng)被開發(fā)并獲得應(yīng)用,其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當(dāng)前最為流行的兩種。然而它們各有缺點(diǎn):基于SAT的布線算法在可擴(kuò)展性上有很大缺陷;幾何查找布線算法雖然具有廣泛的拆線重布線能力,但當(dāng)實(shí)際問題具有嚴(yán)格的布線約束條件時(shí),它在布線方案的收斂方面存在很大困難。基于此,本文致力于探索一種能有效解決以上問題的新型算法,具體研究工作和結(jié)果可歸納如下。 1、在全面調(diào)查FPGA結(jié)構(gòu)的最新研究動(dòng)態(tài)的基礎(chǔ)上,確定了一種FPGA布線結(jié)構(gòu)模型,即一個(gè)基于SRAM的對(duì)稱陣列(島狀)FPGA結(jié)構(gòu)作為研究對(duì)象,該模型僅需3個(gè)適合的參數(shù)即能表示布線結(jié)構(gòu)。為使所有布線算法可在相同平臺(tái)上運(yùn)行,選擇了美國北卡羅來納州微電子中心的20個(gè)大規(guī)模電路作為基準(zhǔn),并在布線前采用VPR399對(duì)每個(gè)電路都生成30個(gè)布局,從而使所有的布線算法都能夠直接在這些預(yù)制電路上運(yùn)行。 2、詳細(xì)研究了四種幾何查找布線算法,即一種基本迷宮布線算法Lee,一種基于協(xié)商的性能驅(qū)動(dòng)的布線算法PathFinder,一種快速的時(shí)延驅(qū)動(dòng)的布線算法VPR430和一種協(xié)商A
上傳時(shí)間: 2013-05-18
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遺傳算法是一種基于自然選擇原理的優(yōu)化算法,在很多領(lǐng)域有著廣泛的應(yīng)用。但是,遺傳算法使用計(jì)算機(jī)軟件實(shí)現(xiàn)時(shí),會(huì)隨著問題復(fù)雜度和求解精度要求的提高,產(chǎn)生很大的計(jì)算延時(shí),這種計(jì)算的延時(shí)限制了遺傳算法在很多實(shí)時(shí)性要求較高場合的應(yīng)用。為了提升運(yùn)行速度,可以使用FPGA作為硬件平臺(tái),設(shè)計(jì)數(shù)字系統(tǒng)完成遺傳算法。和軟件實(shí)現(xiàn)相比,硬件實(shí)現(xiàn)盡管在實(shí)時(shí)性和并行性方面具有很大優(yōu)勢(shì),但同時(shí)會(huì)導(dǎo)致系統(tǒng)的靈活性不足、通用性不強(qiáng)。本文針對(duì)上述矛盾,使用基于功能的模塊化思想,將基于FPGA的遺傳算法硬件平臺(tái)劃分成兩類模塊:系統(tǒng)功能模塊和算子功能模塊。針對(duì)不同問題,可以在保持系統(tǒng)功能模塊不變的前提下,選擇不同的遺傳算子功能模塊完成所需要的優(yōu)化運(yùn)算。本文基于Xilinx公司的Virtex5系列FPGA平臺(tái),使用VerilogHDL語言實(shí)現(xiàn)了偽隨機(jī)數(shù)發(fā)生模塊、隨機(jī)數(shù)接口模塊、存儲(chǔ)器接口/控制模塊和系統(tǒng)控制模塊等系統(tǒng)功能模塊,以及基本位交叉算子模塊、PMX交叉算子模塊、基本位變異算子模塊、交換變異算子模塊和逆轉(zhuǎn)變異算子模塊等遺傳算法功能模塊,構(gòu)建了系統(tǒng)功能構(gòu)架和遺傳算子庫。該設(shè)計(jì)方法不僅使遺傳算法平臺(tái)在解決問題時(shí)具有更高的靈活性和通用性,而且維持了系統(tǒng)架構(gòu)的穩(wěn)定。本文設(shè)計(jì)了多峰值、不連續(xù)、不可導(dǎo)函數(shù)的極值問題和16座城市的旅行商問題 (TSP)對(duì)遺傳算法硬件平臺(tái)進(jìn)行了測試。根據(jù)測試結(jié)果,該硬件平臺(tái)表現(xiàn)良好,所求取的最優(yōu)解誤差均在1%以內(nèi)。相對(duì)于軟件實(shí)現(xiàn),該系統(tǒng)在求解一些復(fù)雜問題時(shí),速度可以提高2個(gè)數(shù)量級(jí)。最后,本文使用FPGA實(shí)現(xiàn)了粗粒度并行遺傳算法模型,并用于 TSP問題的求解。將硬件平臺(tái)的運(yùn)行速度在上述基礎(chǔ)上提高了近1倍,取得了顯著的效果。關(guān)鍵詞:遺傳算法,硬件實(shí)現(xiàn),并行設(shè)計(jì),F(xiàn)PGA,TSP
標(biāo)簽: FPGA 算法 硬件實(shí)現(xiàn)
上傳時(shí)間: 2013-06-15
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現(xiàn)場可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中,互連線資源是預(yù)先定制的,這些資源是由各種長度的可分割金屬線,緩沖器和.MOS管實(shí)現(xiàn)的,所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積,一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí),可分割金屬線段的電阻相對(duì)于MOS管來說是可以忽略的,然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能,用HSPICE仿真模型雖可以獲得非常精確的結(jié)果,但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是,非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連,而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管,Muhammad[15]采用導(dǎo)通電阻來代替MOS管,然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號(hào)到達(dá)最大值50%時(shí)的時(shí)延,而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延,然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件,所以沒有一個(gè)固定的電阻,這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算,對(duì)整體評(píng)估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50%時(shí)延的等效電阻模型,然后在斜坡輸入的時(shí)候,給出斜坡輸入時(shí)的時(shí)延模型,并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中,單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接,或者互連線和管腳之間的連接,如VPR把互連線和管腳作為布線資源,管腳只能單獨(dú)作為輸入或者輸出管腳,以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過對(duì)dogleg現(xiàn)象進(jìn)行了探索,并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下,dogleg能提高FPGA的布通率。
上傳時(shí)間: 2013-07-24
上傳用戶:yezhihao
論文設(shè)計(jì)了一種FPGA結(jié)構(gòu)描述方法,解決了FPGA建模問題。FPGA結(jié)構(gòu)描述方法包含邏輯單元信息,互連線信息等10部分。當(dāng)采用不同的FPGA芯片進(jìn)行布局布線時(shí),只需要使用結(jié)構(gòu)描述方法重新定義這種FPGA芯片的結(jié)構(gòu),不需要改變布局布線工具。 為了配合FPGA編程下載,論文改進(jìn)了劃分網(wǎng)表算法,能夠生成LUT配置信息文件。改進(jìn)了布局布線算法,能夠支持更多的商用FPGA結(jié)構(gòu)特征,開發(fā)的布局布線工具在可布通性上和VPR接近,布局階段能夠減少21%的邏輯單元交換次數(shù),它在布局布線之后生成內(nèi)部連接信息,布局信息和布線信息。這些信息提供給布局布線的下一階段編程下載必要的支持,可以生成位流文件下載到FPGA中。
上傳時(shí)間: 2013-07-29
上傳用戶:氣溫達(dá)上千萬的
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