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時(shí)序設(shè)計(jì)

Delphi中工作列狀態(tài)區(qū)的設(shè)計(jì)參考文件資料

Delphi中工作列狀態(tài)區(qū)的設(shè)計(jì)參考文件資料

標(biāo)簽： Delphi

上傳時(shí)間： 2013-12-16

上傳用戶：gxmm
TC&MSC高階函式庫(kù)設(shè)計(jì)技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫(kù).

TC&MSC高階函式庫(kù)設(shè)計(jì)技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫(kù).

標(biāo)簽： MSC DOS 程式 TC

上傳時(shí)間： 2014-01-21

上傳用戶：lijinchuan
這一篇論文的標(biāo)題為「適應(yīng)性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設(shè)計(jì)」是2007發(fā)表的

這一篇論文的標(biāo)題為「適應(yīng)性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設(shè)計(jì)」是2007發(fā)表的

標(biāo)簽： BIC-MIMO-OFDM 2007 系統(tǒng) 性能分析

上傳時(shí)間： 2016-01-14

上傳用戶：BIBI
將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式

將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶：lifangyuan12
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼

JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼

標(biāo)簽： JPEG VHDL 有源

上傳時(shí)間： 2016-01-18

上傳用戶：agent
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

標(biāo)簽： WiMax FPGA OFDM VHDL

上傳時(shí)間： 2016-01-22

上傳用戶：zhuyibin
一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的

一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的

標(biāo)簽：

上傳時(shí)間： 2013-12-31

上傳用戶：edisonfather
這是一個(gè)修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式主要是將裡面的一個(gè)小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/

這是一個(gè)修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式主要是將裡面的一個(gè)小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/ 如環(huán)境設(shè)定OK，在windows直接點(diǎn)選執(zhí)行即可如在其他OS(unix-like) java -jar nsLookUp.jar

標(biāo)簽： JAVA_HOME Oreilly Java path

上傳時(shí)間： 2014-01-15

上傳用戶：1966640071
最新程序最好的在線程序設(shè)計(jì) 建議同學(xué)們好好看看。最好的

最新程序最好的在線程序設(shè)計(jì) 建議同學(xué)們好好看看。最好的

標(biāo)簽： 程序

上傳時(shí)間： 2016-03-10

上傳用戶：zhuoying119