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計(jì)算機(jī)圖形學(xué)中真實(shí)感成像包括兩部分內(nèi)容：物體的精確圖形表示；場(chǎng)景中光照效果的適當(dāng)?shù)拿枋觥９庹招Чü獾姆瓷洹⑼该餍浴⒈砻婕y理和陰影。對(duì)物體進(jìn)行投影，然后再可見面上產(chǎn)生自然光照效果，可以實(shí)現(xiàn)場(chǎng)景的真實(shí)感顯示。光照明模型主要用于物體表面某點(diǎn)處的光強(qiáng)度計(jì)算。面繪制算法是通過光照模型中的光強(qiáng)度計(jì)算，以確定場(chǎng)景中物體表面的所有投影像素點(diǎn)的光強(qiáng)度。Phong明暗處理算法是生成真實(shí)感3D圖像最佳算法之一。但是由于其大量的像素級(jí)運(yùn)算和硬件難度而在實(shí)現(xiàn)實(shí)時(shí)真實(shí)感圖形繪制中被Gotuaud明暗處理算法所取代。VLSI技術(shù)的發(fā)展以及對(duì)于高真實(shí)感實(shí)時(shí)圖形的需求使得Phong明暗處理算法的實(shí)現(xiàn)成為可能。利用泰勒級(jí)數(shù)近似的Fast Phong明暗處理算法適合硬件實(shí)現(xiàn)。此算法需要存儲(chǔ)大量數(shù)據(jù)的ROM。這增加了實(shí)現(xiàn)的難度。 本文完成了以下工作： 1、本文簡(jiǎn)述了實(shí)時(shí)真實(shí)感圖形繪制管線，詳細(xì)敘述了所用到的光照明模型和明暗處理方法，并對(duì)幾種明暗處理方法的效果作了比較，實(shí)驗(yàn)結(jié)果表明Fast Phong明暗處理算法適用于實(shí)時(shí)真實(shí)感圖形繪制。 2、在熟悉Xilinx公司FPGA芯片結(jié)構(gòu)及其開發(fā)流程的基礎(chǔ)上，結(jié)合Xilinx公司提供的FPGA開發(fā)工具ISE 7.1i，仿真工具為ISE simulator，綜合工具為XST；完成了Fast Phong明暗處理模塊的FPGA設(shè)計(jì)與實(shí)現(xiàn)。綜合得到的電路的最高頻率為54.058MHz。本文的Fast Phong明暗處理硬件模塊適用于實(shí)時(shí)真實(shí)感圖形繪制。 3、本文通過誤差分析，提出了優(yōu)化的查找表結(jié)構(gòu)。通過在FPGA上對(duì)本文所提結(jié)構(gòu)進(jìn)行驗(yàn)證。結(jié)果表明，本方案在提高速度、精度的同時(shí)將ROM的數(shù)據(jù)量從64K*8bit減少至13K*8bit。
上傳時(shí)間： 2013-06-21
上傳用戶：ghostparker
教你如何在orcad設(shè)計(jì)原理圖怎樣在powerpcb中生成PCB的步驟及方法
標(biāo)簽： powerpcb orcad PCB 設(shè)計(jì)原理
上傳時(shí)間： 2013-07-05
上傳用戶：huyanju
根據(jù)嵌入式系統(tǒng)軟件設(shè)計(jì)需要的“數(shù)據(jù)結(jié)構(gòu)”知識(shí)編寫而成。書中基本內(nèi)容有：常用線性數(shù)據(jù)結(jié)構(gòu)在嵌入式系統(tǒng)中的實(shí)現(xiàn)和相關(guān)算法；樹和圖在嵌入式系統(tǒng)中的實(shí)現(xiàn)和相關(guān)算法；排序和查找算法等。本書
標(biāo)簽： 嵌入式系統(tǒng) 軟件設(shè)計(jì) 數(shù)據(jù)結(jié)構(gòu)
上傳時(shí)間： 2013-06-24
上傳用戶：hainan_256
反激式轉(zhuǎn)換器在筆記本適配器市場(chǎng)很普及，這種轉(zhuǎn)換器工作在電流模式控制，使其非常適合于低成本且堅(jiān)固的結(jié)構(gòu)。這類轉(zhuǎn)換器的典型應(yīng)用如圖1所示。其中的控制器采用了NCP1271，這一器件工作在固定頻率電流模式控制，包含眾多的實(shí)用特性，如基于定時(shí)器的短路保護(hù)、提供利于抑制電磁干擾(EMI)信號(hào)的頻率調(diào)制技術(shù)，以及工作在軟工作模式的跳周期功能，以滿足沒有可聽噪聲時(shí)的待機(jī)能耗要求。這些轉(zhuǎn)換器通常用于低電源輸入時(shí)工作在連續(xù)導(dǎo)電模式(CCM)以降低導(dǎo)電損耗，而在高電源輸入時(shí)自然轉(zhuǎn)換到非連續(xù)導(dǎo)電模式(DCM)工作。在本文的案例中，假定硬件設(shè)計(jì)已經(jīng)完成，這表示已經(jīng)選擇好變壓器初級(jí)電感Lp、變壓器匝數(shù)比N及剩余元件。TL431單獨(dú)考慮，等待選擇補(bǔ)償元件。
標(biāo)簽： 431 TL 開關(guān)電源 環(huán)路
上傳時(shí)間： 2013-06-03
上傳用戶：cjl42111
論文討論了中壓電力線載波通信(MV-PLC)的現(xiàn)狀和應(yīng)用前景，介紹了其技術(shù)特點(diǎn)和所面臨的問題。針對(duì)當(dāng)前中壓電力線載波芯片的開發(fā)狀況，提出了基于OFDM(正交頻分復(fù)用)技術(shù)的中壓電力線載波通信的技術(shù)優(yōu)勢(shì)和其Modem芯片開發(fā)的重要性。 針對(duì)國(guó)內(nèi)中壓電網(wǎng)的結(jié)構(gòu)，根據(jù)現(xiàn)有的研究成果，分析了中壓電力線信道的傳輸特性，包括阻抗特性，噪聲特性和衰減特性。闡述了OFDM的基本原理、優(yōu)缺點(diǎn)和其中的關(guān)鍵技術(shù)，分析了OFDM系統(tǒng)組成模型及參數(shù)選取原則。針對(duì)中壓電力線信道噪聲特點(diǎn)，提出了基于OFDM的中壓電力線載波Modem芯片的FPGA(現(xiàn)場(chǎng)可編程門陣列)實(shí)現(xiàn)方案，并建立了系統(tǒng)MATLAB定點(diǎn)仿真模型。通過分析定點(diǎn)仿真結(jié)果，給出了該OFDM系統(tǒng)的設(shè)計(jì)參數(shù)，并詳細(xì)介紹了系統(tǒng)中部分模塊(主要包括IFFT/FFT模塊、數(shù)字上變頻模塊和同步模塊)的FPGA實(shí)現(xiàn)結(jié)構(gòu)(用Verilog硬件描述語言設(shè)計(jì))，并對(duì)這些模塊進(jìn)行了功能驗(yàn)證。 最后，搭建仿真平臺(tái)，對(duì)整個(gè)系統(tǒng)進(jìn)行了前端EDA仿真驗(yàn)證。利用低壓電力線環(huán)境，對(duì)所設(shè)計(jì)的系統(tǒng)進(jìn)行了FPGA板級(jí)的調(diào)試，并對(duì)測(cè)試的結(jié)果進(jìn)行了分析。驗(yàn)證了系統(tǒng)的FPGA設(shè)計(jì)，并提出了MV-PLC OFDM系統(tǒng)中存在一些問題及系統(tǒng)需要改進(jìn)之處。
標(biāo)簽： OFDM 中壓 電力線通信 中的應(yīng)用
上傳時(shí)間： 2013-04-24
上傳用戶：yezhihao
本應(yīng)用文檔首先簡(jiǎn)單概述電子血壓計(jì)的工作原理。然后講解了使用中穎單片機(jī)的硬件方案與軟件編寫流程
上傳時(shí)間： 2013-07-26
上傳用戶：yt1993410
運(yùn)用Verilog語言來實(shí)現(xiàn)在FPGA的中值濾波
標(biāo)簽： Verilog FPGA 中值濾波 程序
上傳時(shí)間： 2013-08-04
上傳用戶：yd19890720
AVS音頻編碼中長(zhǎng)短窗的Matlab仿真及FPGA實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
上傳用戶：tyg88888
基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號(hào)轉(zhuǎn)換為高精度的模擬信號(hào)(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn)，例如極低的失配噪聲和更高的可靠性，便于實(shí)現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測(cè)量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 本文采用∑-△結(jié)構(gòu)以FPGA方式實(shí)現(xiàn)了一個(gè)具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號(hào)下，達(dá)到了約150dB的信噪比。作為一個(gè)靈活的音頻DAC實(shí)現(xiàn)方案。該DAC可以對(duì)CD/DVD/HDCD/SACD等多種制式下的音頻信號(hào)進(jìn)行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長(zhǎng)為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。 由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程；并據(jù)此設(shè)計(jì)了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實(shí)現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實(shí)現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡(jiǎn)單、運(yùn)算單元少等優(yōu)點(diǎn)；此外在同樣信號(hào)采樣率下，調(diào)制器所需的時(shí)鐘頻率大大降低。 文中的過采樣濾波模塊采用三級(jí)半帶濾波器和一個(gè)可變CIC濾波器級(jí)聯(lián)組成，可以達(dá)到最高128倍的過采樣比，同時(shí)具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計(jì)中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡(jiǎn)化。 本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實(shí)現(xiàn)對(duì)于32～192kHz多種采樣率輸入的處理。在不同輸入字長(zhǎng)情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號(hào)輸入時(shí)的不同精度要求。這是本文的另一創(chuàng)新之處。 目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證。測(cè)試表明，對(duì)于從32kHz到192kHz的不同輸入信號(hào)，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。
上傳時(shí)間： 2013-07-08
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數(shù)字電視按傳輸方式分為地面、衛(wèi)星和有線三種。其中，DVB-S和DVB-C這兩個(gè)全球化的衛(wèi)星和有線傳輸方式標(biāo)準(zhǔn)，目前已作為世界統(tǒng)一標(biāo)準(zhǔn)被大多數(shù)國(guó)家所接受。而對(duì)于地面數(shù)字電視廣播標(biāo)準(zhǔn)，經(jīng)國(guó)際電訊聯(lián)盟(ITU)批準(zhǔn)的共有三個(gè)，包括歐盟的DVB-T(Digital Video Broadcasting-Terrestrial，數(shù)字視頻地面廣播)標(biāo)準(zhǔn)、美國(guó)的ATSC(Advanced Television System Committee，先進(jìn)電視制式委員會(huì))標(biāo)準(zhǔn)和日本的ISDB-T(Terrestrial Integrated Services DigitalBroadcasting，綜合業(yè)務(wù)數(shù)字廣播)標(biāo)準(zhǔn)。綜合比較起來，歐洲的DVB-T標(biāo)準(zhǔn)在技術(shù)及應(yīng)用實(shí)踐上都更加成熟。 本論文首先介紹了DVB-T系統(tǒng)的主要結(jié)構(gòu)，針對(duì)DVB-T標(biāo)準(zhǔn)中各模塊的實(shí)現(xiàn)進(jìn)行了闡述，并根據(jù)發(fā)射機(jī)端各個(gè)模塊討論了接收機(jī)端相關(guān)模塊的算法設(shè)計(jì)。 隨后，論文給出了基于Microsoft Visual Studio 2005平臺(tái)實(shí)現(xiàn)的數(shù)字電視基帶信號(hào)產(chǎn)生與接收的軟件仿真系統(tǒng)的總體設(shè)計(jì)流程，重點(diǎn)討論了內(nèi)編解碼器和內(nèi)交織/解交織器的算法與實(shí)現(xiàn)，并在實(shí)現(xiàn)的多參數(shù)可選的數(shù)字電視基帶信號(hào)產(chǎn)生與接收軟件仿真平臺(tái)上，重點(diǎn)分析了內(nèi)編/解碼模塊在接收端Viterbi譯碼算法中采用硬判決、簡(jiǎn)化軟判決以及不同調(diào)制方式時(shí)對(duì)DVB-T系統(tǒng)整體性能的影響。 最后，論文討論了內(nèi)碼譯碼算法的實(shí)現(xiàn)改進(jìn)，使得Viterbi譯碼更適合在FPGA上實(shí)現(xiàn)，同時(shí)針對(duì)邏輯設(shè)計(jì)進(jìn)行優(yōu)化以便節(jié)省硬件資源。論文重點(diǎn)討論了對(duì)幸存路徑信息存儲(chǔ)譯碼模塊的改進(jìn)，比較了此模塊三種不同的實(shí)現(xiàn)方式帶來的硬件速率和資源的優(yōu)劣，通過利用4塊RAM對(duì)幸存路徑信息的交互讀寫，完成了對(duì)傳統(tǒng)回溯算法的改進(jìn)，實(shí)現(xiàn)了加窗回溯的譯碼輸出，同時(shí)實(shí)現(xiàn)了回溯長(zhǎng)度可配置以實(shí)現(xiàn)系統(tǒng)不同的性能要求。
上傳時(shí)間： 2013-08-02
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