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數(shù)(shù)字式電位器

  • 實用c程序:16進(jìn)制<->10進(jìn)制互換程序 89C51系列CPU編程器接收CPU程序 HT1380實時時鐘驅(qū)動程序 單個漢字庫字摸提取程序

    實用c程序:16進(jìn)制<->10進(jìn)制互換程序 89C51系列CPU編程器接收CPU程序 HT1380實時時鐘驅(qū)動程序 單個漢字庫字摸提取程序,tc2.0編譯 按鍵掃描驅(qū)動程序

    標(biāo)簽: CPU 89C51 程序 1380

    上傳時間: 2016-06-22

    上傳用戶:asdkin

  • 8位移位寄存器

    8位移位寄存器,當(dāng)高電平來時移入下一位!

    標(biāo)簽: 8位移位寄存器

    上傳時間: 2013-12-01

    上傳用戶:sk5201314

  • 用1位半減器構(gòu)成一位全減器

    用1位半減器構(gòu)成一位全減器,之后再構(gòu)成8位全減器。有三個組件:h_suber,一位半減器,f_suber,一位全減器,f_suber8,8位全減器。

    標(biāo)簽: 半減器

    上傳時間: 2016-06-30

    上傳用戶:mpquest

  • 本系統(tǒng)是通過凌陽的16位單片機(jī)SPCE061A測量電阻

    本系統(tǒng)是通過凌陽的16位單片機(jī)SPCE061A測量電阻,電容和電感對應(yīng)振蕩電路 所產(chǎn)生的頻率實現(xiàn)對各個參數(shù)的測量,一方面測量精度較高,另一方面便于使儀表實現(xiàn)自動化,而且還能加入語音播報的功能使其更加智能化。 其中電阻和電容采用555多諧振蕩電路產(chǎn)生的,而電感則是根據(jù)電容三點式產(chǎn)生的,SPCE061A的定時器可以利用外部時鐘來記數(shù),這里我們將RCL的測量電路產(chǎn)生的頻率做為單片機(jī)SPCE061A的時鐘源,通過記數(shù)則可以計算出被測頻率,在通過該頻率計算出各個參數(shù)。

    標(biāo)簽: SPCE 061A 061

    上傳時間: 2016-07-05

    上傳用戶:xauthu

  • 可調(diào)計時器的設(shè)計,六位七段LED數(shù)碼管顯示,82鍵盤

    可調(diào)計時器的設(shè)計,六位七段LED數(shù)碼管顯示,82鍵盤

    標(biāo)簽: LED 82 計時器 數(shù)碼管顯示

    上傳時間: 2016-07-09

    上傳用戶:jichenxi0730

  • 8*8乘法器及其測試:采用booth編碼的乘法器:1. ultipler_quick_add_4 即4位的并行全加器

    8*8乘法器及其測試:采用booth編碼的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在這里主要起了兩個作用:第一個是在求部分積單元時,當(dāng)編碼為3x時用來輸出部分積;另外一個是在將部分積加起來時,求3到6位時所用到。 2. ultiplier_quick_add_5 即5位的并行全加器,這里用來分別計算積的7到11位和12到16位。 3. ultiplier_unit_4 這個模塊是用來實現(xiàn)部分積的,每一個模塊實現(xiàn)一個部分積的4位,因此一個部分積需要4個這個模塊來實現(xiàn)。總共需要12個這樣的模塊。 4.Multiplier_full_add 這是一位的全加器,在實現(xiàn)部分積相加的時候,通過全加器的陣列來實現(xiàn)的。

    標(biāo)簽: ultipler_quick_add booth 乘法器 測試

    上傳時間: 2016-07-12

    上傳用戶:zhaiye

  • EDA實驗--UART串口實驗:UART 主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。UART 發(fā)送器 --- 發(fā)送器每隔16 個CLK16 時鐘周期輸出1 位

    EDA實驗--UART串口實驗:UART 主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。UART 發(fā)送器 --- 發(fā)送器每隔16 個CLK16 時鐘周期輸出1 位,次序遵循1位起始位、8位數(shù)據(jù)位(假定數(shù)據(jù)位為8位)、1位校驗位(可選)、1位停止位。 UART 接收器 --- 串行數(shù)據(jù)幀和接收時鐘是異步的,發(fā)送來的數(shù)據(jù)由邏輯1 變?yōu)檫壿? 可以視為一個數(shù)據(jù)幀的開始。接收器先要捕捉起始位,確定rxd 輸入由1 到0,邏輯0 要8 個CLK16 時鐘周期,才是正常的起始位,然后在每隔16 個CLK16 時鐘周期采樣接收數(shù)據(jù),移位輸入接收移位寄存器rsr,最后輸出數(shù)據(jù)dout。還要輸出一個數(shù)據(jù)接收標(biāo)志信號標(biāo)志數(shù)據(jù)接收完。 波特率發(fā)生器 --- UART 的接收和發(fā)送是按照相同的波特率進(jìn)行收發(fā)的。波特率發(fā)生器產(chǎn)生的時鐘頻率不是波特率時鐘頻率,而是波特率時鐘頻率的16 倍,目的是為在接收時進(jìn)行精確地采樣,以提出異步的串行數(shù)據(jù)。 --- 根據(jù)給定的晶振時鐘和要求的波特率算出波特率分頻數(shù)。

    標(biāo)簽: UART EDA CLK 實驗

    上傳時間: 2014-01-25

    上傳用戶:xsnjzljj

  • 使用verilog作為CPU設(shè)計語言實現(xiàn)單數(shù)據(jù)通路五級流水線的CPU。具有32個通用寄存器、一個程序計數(shù)器PC、一個標(biāo)志寄存器FLAG

    使用verilog作為CPU設(shè)計語言實現(xiàn)單數(shù)據(jù)通路五級流水線的CPU。具有32個通用寄存器、一個程序計數(shù)器PC、一個標(biāo)志寄存器FLAG,一個堆棧寄存器STACK。存儲器尋址粒度為字節(jié)。數(shù)據(jù)存儲以32位字對準(zhǔn)。采用32位定長指令格式,采用Load/Store結(jié)構(gòu),ALU指令采用三地址格式。支持有符號和無符號整數(shù)加、減、乘、除運(yùn)算,并支持浮點數(shù)加、減、乘、除四種運(yùn)算,支持與、或、異或、非4種邏輯運(yùn)算,支持邏輯左移、邏輯右移、算術(shù)右移、循環(huán)右移4種移位運(yùn)算,支持Load/Store操作,支持地址/立即數(shù)加載操作,支持無條件轉(zhuǎn)移和為0轉(zhuǎn)移、非0轉(zhuǎn)移、無符號>轉(zhuǎn)移、無符號<轉(zhuǎn)移、有符號>轉(zhuǎn)移、有符號<轉(zhuǎn)移等條件轉(zhuǎn)移。

    標(biāo)簽: CPU verilog FLAG 語言

    上傳時間: 2013-12-11

    上傳用戶:源弋弋

  • 非接觸式M1卡讀寫器,讀寫源程序,可讀S50/S70的卡

    非接觸式M1卡讀寫器,讀寫源程序,可讀S50/S70的卡

    標(biāo)簽: 50 70 非接觸式 讀寫器

    上傳時間: 2016-07-17

    上傳用戶:wsf950131

  • 8通道24位AD轉(zhuǎn)換器ADS1218操作函數(shù)

    8通道24位AD轉(zhuǎn)換器ADS1218操作函數(shù),包含寄存器設(shè)置和flash操作。

    標(biāo)簽: 1218 ADS 24位 AD轉(zhuǎn)換器

    上傳時間: 2013-12-26

    上傳用戶:wendy15

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