C和BASIC對(duì)51系列編實(shí)現(xiàn)PC機(jī)與MCU通信,以將MCU作PC的前端數(shù)據(jù)采集器或命令執(zhí)行器.
標(biāo)簽： MCU BASIC 51系列 PC機(jī)
上傳時(shí)間： 2013-12-20
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介紹了一種用單自由度速率積分陀螺組成的衛(wèi)星用慣性敏感器陀螺漂移系 數(shù)測(cè)試的實(shí)用方法
上傳時(shí)間： 2017-02-03
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數(shù)字語(yǔ)音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語(yǔ)音信號(hào)壓縮編碼是數(shù)字語(yǔ)音信號(hào)處理的一個(gè)方面，它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語(yǔ)音編碼中，美國(guó)聯(lián)邦標(biāo)準(zhǔn)混合激勵(lì)線性預(yù)測(cè)（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語(yǔ)音質(zhì)量，具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺(tái)在數(shù)字信號(hào)處理和通信領(lǐng)域具有著獨(dú)特的優(yōu)勢(shì)。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問(wèn)題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。 本論文闡述了一種基于FPGA的混合激勵(lì)線性預(yù)測(cè)聲碼器的研究與設(shè)計(jì)。首先介紹了語(yǔ)音編碼研究的發(fā)展?fàn)顩r以及低速率語(yǔ)音編碼研究的意義，接著在對(duì)MELP算法進(jìn)行深入分析的基礎(chǔ)上，提出了利用DSP Builder在Matlab中建模的思路及實(shí)現(xiàn)過(guò)程，最后本文把重點(diǎn)放在MELP聲碼器的編解碼器設(shè)計(jì)上，利用DSP Builder、QuartusⅡ分別設(shè)計(jì)了其中的濾波器、分幀加窗處理、線性預(yù)測(cè)分析等關(guān)鍵模塊。 在Simulink環(huán)境下運(yùn)用SignalCompiler對(duì)編解碼系統(tǒng)進(jìn)行功能仿真，為了便于仿真，系統(tǒng)中沒(méi)有設(shè)計(jì)的模塊在Simulink中用數(shù)學(xué)模型代替，仿真結(jié)果表明，合成語(yǔ)音信號(hào)與原始信號(hào)很好的擬合，系統(tǒng)編解碼后語(yǔ)音質(zhì)量基本良好。
上傳時(shí)間： 2013-06-02
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雪崩光電二極管 (APD) 接收器模塊在光纖通信繫統(tǒng)中被廣泛地使用。APD 模塊包含 APD 和一個(gè)信號(hào)調(diào)理放大器，但並不是完全獨(dú)立。它仍舊需要重要的支持電路，包括一個(gè)高電壓、低噪聲電源和一個(gè)用於指示信號(hào)強(qiáng)度的精準(zhǔn)電流監(jiān)視器
上傳時(shí)間： 2013-11-22
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對(duì)於許多電子子繫統(tǒng)而言，比如：VFD (真空熒光顯示屏)、TFT-LCD、GPS 或 DSL 應(yīng)用，僅采用一個(gè)簡(jiǎn)單的降壓或升壓型 DC/DC 轉(zhuǎn)換器並不能滿足其要求
上傳時(shí)間： 2014-12-24
上傳用戶：nostopper
對(duì)於輸出電壓處?kù)遁斎腚妷汗?fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見(jiàn)的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計(jì)，可供采用的傳統(tǒng)解決方案雖有不少，但迄今為止都不能令人非常滿意
上傳時(shí)間： 2013-11-19
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Lattice 公 司 把 當(dāng) 今 兩 種 最 新 的 系 統(tǒng) 設(shè) 計(jì) 技 術(shù)，VHDL 和 在 系 統(tǒng) 可 編 程 ( ISP ) 邏 輯 器 件 聯(lián) 系 在 一 起， 構(gòu) 成 了isp-VHDl Viewlogic 系 統(tǒng)。isp-VHDL 是 進(jìn) 行 電 子 系 統(tǒng) 設(shè) 計(jì) 的 強(qiáng) 有 力 的 工 具， 使 用 它 可 以 加 快 設(shè) 計(jì) 產(chǎn) 品 投 放 市 場(chǎng) 的 時(shí) 間。 isp-VHDL Viewlogic 軟 件 能 用 于 各 種 邏 輯 設(shè) 計(jì)， 這 套 軟 件 具 有 功 能 強(qiáng) 大 的 VHDL 綜 合、原 理 圖 輸 入、功 能 與 時(shí) 序 仿 真、ispDS+ 適 配 器 和 ispDOWNLOAD 能 力。
標(biāo)簽： Lattice
上傳時(shí)間： 2014-01-06
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1.軟件名稱: 圖書(shū)管理系統(tǒng)Books_Manager V1.0 2.本程序系用java(jbuilder9,jdk1.4,手工jdk1.5)所開(kāi)發(fā)，目前尚處v1.0版，因?qū)W習(xí)繁忙僅實(shí)現(xiàn)了“基本管理、系統(tǒng)信息”功能，其他有待補(bǔ)充。 3.bug：關(guān)閉時(shí)最好勿通過(guò)點(diǎn)擊窗口“×”叉按鈕，否則不能結(jié)束背景音樂(lè)（此時(shí)可通過(guò)任務(wù)管理器將其結(jié)束），應(yīng)該通過(guò)菜單或工具欄按鈕來(lái)退出程序。 4.解壓：“圖書(shū)管理系統(tǒng)Books_Manager V1.0.rar”后，運(yùn)行其中的exe文件即可運(yùn)行 。---Author:zhg zhg工作室 2008.1.4 E-mail:wudazhg@163.com 版權(quán)所有，侵權(quán)必究 All Rights Reserved
標(biāo)簽： Books_Manager jdk jbuilder java
上傳時(shí)間： 2014-01-27
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北大微電子學(xué)系于敦山老師的課件，介紹Verilog HDL、Cadence Verilog仿真器、可綜合的Verilog HDL、設(shè)計(jì)舉例、自動(dòng)布局布線工具、Verilog的詞匯約定等內(nèi)容
標(biāo)簽： 微電子學(xué)
上傳時(shí)間： 2013-11-25
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無(wú)級(jí) 變 速 器又稱CVT( continuouslyv ariable transmission,CV T)，其速比可以連續(xù)變化，使用 這種變速器，可有效地利用發(fā)動(dòng)機(jī)的性能，使發(fā)動(dòng) 機(jī)與傳動(dòng)系得到最佳的匹配，從而提高汽車(chē)的燃 油經(jīng)濟(jì)性和動(dòng)力性。無(wú)級(jí)變速器是迄今為止最理 想的變速器，它代表著當(dāng)今汽車(chē)變速器發(fā)展的水 平和方向。
標(biāo)簽： continuouslyv transmission ariable CVT
上傳時(shí)間： 2016-06-03
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