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接收機(jī)電路

  • 七天玩轉Altera：學習FPGA必經之路

             七天玩轉Altera：學習FPGA必經之路包括基礎篇、時序篇和驗證篇三個部分。

    標簽： Altera FPGA

    上傳時間： 2013-10-11

    上傳用戶：woshinimiaoye

  • FPGA在信息處理機中的應用

    信息處理機(圖1)用于完成導彈上多路遙測信息的采集、處理、組包發送。主要功能包括高速1553B總線的數據收發、422接口設備的數據加載與檢測、多路數據融合和數據接收、處理、組包發送的功能。其中，總線數據和其他422接口送來的數據同時進行并行處理;各路輸入信息按預定格式進行融合與輸出;數據輸出速率以高速同步422口的幀同步脈沖為源，如果高速同步422口異常不影響總線數據和其它422口的數據融合與輸出功能。在CPU發生異常或總線數據異常時不影響其它422口數據的融合與輸出功能;能夠對從總線上接收的數據進行二次篩選、組包，并發送往總線，供其它設備接收。

    標簽： FPGA 信息處理 中的應用

    上傳時間： 2013-11-22

    上傳用戶：suicone

  • 采用FPGA的多路高壓IGBT驅動觸發器研制

    為有效控制固態功率調制設備,提高系統的可調性和穩定性,介紹了一種基于現場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發器的設計方法和實現電路。該觸發器可選擇內或外觸發信號,可遙控或本控,能產生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發生器的要求,提高了脈沖功率調制系統的性能。

    標簽： FPGA IGBT 多路 驅動

    上傳時間： 2013-10-22

    上傳用戶：zhulei420

  • 基于FPGA的多路高速串并轉換器設計

    高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統設計方法由于采用FPGA 的內部邏輯資源來實現,從而限制了串并轉換的速度。該研究以網絡交換調度系統的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發周期,能滿足設計要求。關鍵詞:串并轉換;現場可編程邏輯陣列;Xilinx ; ISERDES

    標簽： FPGA 多路 串并轉換

    上傳時間： 2013-11-03

    上傳用戶：王小奇

  • AD接收UART發送模塊

    AD接收UART發送模塊

    標簽： UART 接收 發送 模塊

    上傳時間： 2013-10-28

    上傳用戶：zhang_yi

  • 光模塊接收電路原理

    光纖收發模塊接收部分原理

    標簽： 光模塊 接收 電路原理

    上傳時間： 2013-11-20

    上傳用戶：yimoney

  • 鏈路自適應技術在LTE中的應用

    參照3GPP LTE的E-UTRA物理層規范，提出了一種鏈路自適應方案。實時調整傳輸功率以補償信道的衰落，建立SNR-BLER曲線，在給定滿足一定業務的目標BLER的條件下，找到各個MCS的SNR切換門限值，從而實現鏈路自適應。仿真結果表明，在保證通信質量的前提下，自適應方案比固定MCS有著明顯的頻譜效率增益，使無線資源得到優化配置；同時刪減了頻譜效率沒有增益的MCS，降低系統復雜度。

    標簽： LTE 鏈路 自適應技術 中的應用

    上傳時間： 2013-12-22

    上傳用戶：xsnjzljj

  • 擴頻通信系統中Rake接收性能仿真研究

    在擴頻通信中，Rake接收是抵抗多徑衰落的有效方法。本文首先介紹無線移動通信的信道特性，然后對Rake接收的基本原理和接收機結構進行詳細描述，并對Rake接收性能進行了仿真比較。仿真結果表明，在多徑信道條件下，Rake接收方式能很好的改善接收系統誤碼性能；采用GOLD序列擴頻比m序列擴頻方式時，Rake接收方法性能提高的更明顯。

    標簽： Rake 擴頻通信 仿真研究

    上傳時間： 2013-11-16

    上傳用戶：whenfly

  • 力科PCIE 3.0系列文章之一——PCIE 3.0的發射機物理層測試

    PCIE 3.0相對于它的前一代PCIE 2.0的最主要的一個區別是速率由5GT/s提升到了8GT/s。為了保證數據傳輸密度和直流平衡以及時鐘恢復，PCIE 2.0中使用了8B/10B編碼，即將每8位有效數據編碼為10位數據進行傳輸，這樣鏈路中將會有20%信息量是無效的，即使得鏈路的最大傳輸容量打了20%的折扣。而速率提升的目的是為了更快的傳輸數據，編碼方式也不可或缺，因此在PCIE 3.0中還通過使用128B/130B的編碼方式（無效信息量減低為1.5625%），同時使用加擾的方式（即數據流先和一個多項式異或得到一個更加隨機性的數據，到接收端使用同樣的多項式將其恢復出來）來實現數據傳輸密度和直流平衡以及時鐘恢復的實現。

    標簽： PCIE 3.0 力科 發射機

    上傳時間： 2014-12-29

    上傳用戶：shaojie2080

  • J-Link V8個人使用經驗寫成的用戶手冊

    J-Link V8個人使用經驗寫成的用戶手冊

    標簽： J-Link 經驗 用戶手冊

    上傳時間： 2013-10-07

    上傳用戶：hulee

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