微帶天線[加]I.J.鮑爾
上傳時(shí)間： 2013-11-17
上傳用戶(hù)：jhksyghr
運(yùn)用三維全波電磁仿真軟件對(duì)甚低頻T形面型天線進(jìn)行電磁建模和仿真分析計(jì)算，分析了天線的輸入阻抗、有效高度、電容等電氣參數(shù)。在建模時(shí)考慮了鐵塔及不同頂容線模型的影響，并對(duì)有無(wú)鐵塔及不同鐵塔類(lèi)型、以及天線不同形式時(shí)天線的輸入阻抗進(jìn)行對(duì)比分析。
上傳時(shí)間： 2013-10-13
上傳用戶(hù)：LouieWu
針對(duì)地面作戰(zhàn)、反恐處突等行動(dòng)面臨的偵察難題，提出了研制一種微小型拋投式偵察球的解決方法。著重介紹偵察球無(wú)線控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。該系統(tǒng)主要由ATmega16微控制器、nRF905無(wú)線收發(fā)電路和直流電機(jī)調(diào)速控制電路等組成，設(shè)計(jì)完成了系統(tǒng)硬件電路以及各個(gè)部分的軟件。實(shí)驗(yàn)表明，所提出的控制方案可行，能無(wú)線遙控偵察球完成預(yù)期的動(dòng)作；且無(wú)線通訊距離最遠(yuǎn)能達(dá)到400m；同時(shí)，該系統(tǒng)還具有良好的穩(wěn)定性、快速性和準(zhǔn)確性。
標(biāo)簽： 偵察球 無(wú)線控制系統(tǒng)
上傳時(shí)間： 2013-11-17
上傳用戶(hù)：d815185728
縮短型3D角反射器天線.
上傳時(shí)間： 2013-11-18
上傳用戶(hù)：fanboynet
采用DQPSK 調(diào)制方式對(duì)NRZ, RZ 和CSRZ 3 種碼型進(jìn)行調(diào)制, 研究40 Gb/ s 高速傳輸系統(tǒng)中這3 種不同類(lèi)型的光信號(hào)。使用色散補(bǔ)償方式對(duì)高速光纖傳輸系統(tǒng)進(jìn)行200 kM 的模擬仿真, 比較不同碼型的系統(tǒng)傳輸特性。分析表明CS- RZ- DQPSK 調(diào)制格式, 在較寬的入纖功率范圍內(nèi)都能取得最小的眼圖張開(kāi)代價(jià)。
標(biāo)簽： DQPSK 高速傳輸 調(diào)制碼
上傳時(shí)間： 2013-10-17
上傳用戶(hù)：YKLMC
通過(guò)ARM9技術(shù)深入分析CIS圖像傳感器采集RGB圖像的過(guò)程和機(jī)理，將CIS輸出的模擬圖像信號(hào)及時(shí)有序地采集到MCU中，再精準(zhǔn)地進(jìn)行A/D轉(zhuǎn)換，最終經(jīng)TFT顯屏獲得圖像信息，可實(shí)現(xiàn)便攜式CIS型掃描儀的功能，或進(jìn)一步進(jìn)行圖像智能識(shí)別及處理。
上傳時(shí)間： 2013-10-14
上傳用戶(hù)：bpgfl
雙極型與MOS半導(dǎo)體器件原理_黃均鼐.
標(biāo)簽： MOS 雙極型 半導(dǎo)體器件
上傳時(shí)間： 2013-11-08
上傳用戶(hù)：hakim
基于抽象狀態(tài)機(jī)的網(wǎng)格系統(tǒng)設(shè)計(jì)和分析
標(biāo)簽： 抽象 分 狀態(tài) 網(wǎng)格
上傳時(shí)間： 2013-10-13
上傳用戶(hù)：cazjing
Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類(lèi)型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。 開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶(hù)所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。 · 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語(yǔ)（primitive）; - 提供了雙向通路和電阻器件的原語(yǔ); - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類(lèi)似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
上傳用戶(hù)：cppersonal
基于單片機(jī)和FPGA的程控型邏輯分析儀設(shè)計(jì)與實(shí)現(xiàn)
標(biāo)簽： FPGA 單片機(jī) 程控 邏輯分析儀
上傳時(shí)間： 2013-11-05
上傳用戶(hù)：daguda
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