隨著紅外焦平面陣列的不斷發(fā)展，紅外技術(shù)的應(yīng)用范圍將越來越廣泛。焦平面面陣探測器的一個最大的缺點是固有的非均勻性。本文首先介紹了紅外熱成像技術(shù)的發(fā)展，討論了紅外焦平面陣列的基本原理和工作方式，分析了紅外非均勻性產(chǎn)生的原因。其次研究了幾種主要的非均勻校正方法以及焦平面陣列元的盲元檢測和補償?shù)姆椒ǎ瑢t外圖像處理技術(shù)做了研究。 本文研究的探測器是法國ULIS公司的320×240非制冷微測輻射熱計焦平面陣列探測器。主要研究對其輸出信號進行非均勻性校正和圖像增強。最后針對這一課題編寫了基于FPGA的兩點校正、兩點加一點校正、全局非均勻校正算法和紅外圖像直方圖均衡化增強程序，并對三種校正方法做了比較。
上傳時間： 2013-08-03
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在VTS(Vessel Tramc Services船舶交管系統(tǒng))系統(tǒng)中，雷達信號的處理器的能力己成為制約雷達目標錄取、跟蹤處理能力和可靠性以及整個VTS系統(tǒng)工作的主要因素。隨著區(qū)域性VTS的建立，要求將雷達信號以最高的質(zhì)量和最低的代價遠距離傳輸，而達到這一要求的關(guān)鍵技術(shù)環(huán)節(jié)一雷達信息的壓縮處理也將受到雷達信號預處理系統(tǒng)的影響。 因此，研究更有效的VTS雷達信號預處理系統(tǒng)是一項很有價值和實際意義的工作。本文是在前人研究成果的基礎(chǔ)上，面向?qū)嶋H應(yīng)用的需求，主要研究VTS雷達信號預處理算法的設(shè)計方法和實現(xiàn)手段，設(shè)計完成了一個數(shù)字化的雷達原始信號實時采集與處理系統(tǒng)。 本設(shè)計主要包括雷達信號的采集、雜波抑制處理以及與DSP芯片的信號傳輸。在硬件結(jié)構(gòu)上，本設(shè)計采用FPGA完成信號的采集、CFAR處理和雷達信號檢測器的設(shè)計，將大量的以前需要由DSP芯片來完成的算法移植到FPGA中實現(xiàn)，大大減輕了DSP芯片的工作壓力，也減小了系統(tǒng)的體積。 在算法研究中，設(shè)計中重點討論了雜波的抑制方法和目標的檢測方法。本文在研究了大量現(xiàn)有的雷達信號雜波抑制及信號檢測的算法的基礎(chǔ)上，比較了各種算法的優(yōu)劣，最終選擇了一種適合本次設(shè)計要求的CFAR算法和雙極點濾波雷達信號檢測器在FPGA中實現(xiàn)。 論文中對設(shè)計中所采用的方法給出了理論分析、試驗仿真結(jié)果和試驗實際調(diào)試結(jié)果。通過本文所述的設(shè)計和實驗，本文設(shè)計的雷達信號預處理系統(tǒng)對雷達視頻信號的采集與傳輸都有很好的效果，所選用的雜波處理算法對雷達雜波、雨雪雜波和陸地回波都具有較好的抑制作用，能有效地處理雷達雜波中的尖峰成分，使信噪比得到較大改善。
上傳時間： 2013-04-24
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隨著信息技術(shù)和計算機技術(shù)的飛速發(fā)展，數(shù)字信號處理已經(jīng)逐漸發(fā)展成一門關(guān)鍵的技術(shù)科學。圖像處理作為一種重要的現(xiàn)代技術(shù)，己經(jīng)在通信、航空航天、遙感遙測、生物醫(yī)學、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實時處理的實現(xiàn)技術(shù)對相關(guān)領(lǐng)域的發(fā)展具有深遠意義。另外，現(xiàn)場可編程門陣列FPGA和高效率硬件描述語言Verilog HDL的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進程，為圖像壓縮系統(tǒng)的實現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內(nèi)容： (1)結(jié)合某工程的具體需求，設(shè)計了一種基于FPGA的圖像壓縮系統(tǒng)，核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片，存儲器件選用MICRON公司的MT48LC4M16A2SDRAM，圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實現(xiàn)了JPEG-LS標準中的基本算法，為課題組成員進行算法改進提供了有力支持。 (3)用Verilog硬件描述語言設(shè)計并實現(xiàn)了SDRAM控制器模塊，使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測試平臺，對實現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進行了軟件仿真測試和硬件測試，驗證了其功能的正確性。
標簽： FPGA 圖像壓縮系統(tǒng)
上傳時間： 2013-04-24
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隨著現(xiàn)代互聯(lián)網(wǎng)規(guī)模的不斷擴大，網(wǎng)絡(luò)數(shù)據(jù)流量迅速增長，傳統(tǒng)的路由器已經(jīng)無法滿足網(wǎng)絡(luò)的交換和路由需求。當前，新一代路由器普遍利用了交換式路由技術(shù)，通過使用交換背板以充分利用公共通信鏈路，有效的提高了鏈路的利用率，并使各通信節(jié)點的并行通信成為可能。硬件系統(tǒng)設(shè)計中結(jié)合了專用網(wǎng)絡(luò)處理器，可編程器件各自的特點，采用了基于ASIC，F(xiàn)PGA，CPLD硬件結(jié)構(gòu)模塊化的設(shè)計方法。基于ASIC技術(shù)體系的GSR的出現(xiàn)，使得路由器的性能大大提高。但是，這種路由器主要滿足數(shù)據(jù)業(yè)務(wù)(文字，圖象)的傳送要求，不能解決全業(yè)務(wù)(語音，數(shù)據(jù)，視頻)數(shù)據(jù)傳送的需要。隨著網(wǎng)絡(luò)規(guī)模的擴大，矛盾越來越突出，而基于網(wǎng)絡(luò)處理器技術(shù)的新一代路由器，從理論上提出了解決GSR所存在問題的解決方案。 基于網(wǎng)絡(luò)路由器技術(shù)實現(xiàn)的路由器，采用交換FPGA芯片硬件實現(xiàn)的方式，對路由器內(nèi)部各種單播、多播數(shù)據(jù)包進行路由轉(zhuǎn)發(fā)，實現(xiàn)網(wǎng)絡(luò)路由器與外部數(shù)據(jù)收發(fā)芯片的數(shù)據(jù)通信。本文主要針對路由器內(nèi)部交換FPGA芯片數(shù)據(jù)轉(zhuǎn)發(fā)流程的特點，分析研究了傳統(tǒng)交換FPGA所采用的交換算法，針對簡單FIFO算法所產(chǎn)生的線頭阻塞現(xiàn)象，結(jié)合虛擬輸出隊列(VOQ)機制及隊列仲裁算法(RRM)的特點，并根據(jù)實際設(shè)計中各外圍接口芯片，給出了一種消除數(shù)據(jù)轉(zhuǎn)發(fā)過程中出現(xiàn)的線頭阻塞的iSLIP改進算法。針對實際網(wǎng)絡(luò)單播、多播數(shù)據(jù)包在數(shù)據(jù)轉(zhuǎn)發(fā)處理過程的不同，給出了實際的解決方案。并對FPGA外部SSRAM包緩存帶寬的利用，數(shù)據(jù)轉(zhuǎn)發(fā)的包亂序現(xiàn)象及FPGA內(nèi)部環(huán)回數(shù)據(jù)包的處理流程作了分析并提出了解決方案，有效的提高了路由器數(shù)據(jù)交換性能。 根據(jù)設(shè)計方案所采用的算法的實現(xiàn)方式，結(jié)合FPGA內(nèi)部部分關(guān)鍵模塊的功能特點及性能要求，給出了交換FPGA內(nèi)部可用BlockRam資源合理的分配方案及部分模塊的設(shè)計實現(xiàn)，滿足了實際的設(shè)計要求。所有處理模塊均在xilinx公司的FPGA芯片中實現(xiàn)。
標簽： 網(wǎng)絡(luò) 報文交換 算法 路由器
上傳時間： 2013-04-24
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軟件無線電技術(shù)自20世紀90年代提出以后，在許多通信系統(tǒng)中得到了廣泛應(yīng)用。本文研究了一種軟件無線電數(shù)字通信系統(tǒng)方案的設(shè)計，并著重研究了其中中頻處理單元的設(shè)計和實現(xiàn)。針對實際應(yīng)用，本文提出了一個基于FPGA和DSP的軟件無線電中頻/基帶數(shù)字化處理系統(tǒng)的設(shè)計方案。該系統(tǒng)的特點是所有的中頻信號處理算法全部由軟件實現(xiàn)，它主要包括高速A/D、超大規(guī)模FPGA芯片、高速DSP芯片和外部存儲器等，其中超大規(guī)模FPGA芯片和高速的DSP芯片是系統(tǒng)的核心。DSP芯片采用的是TI公司的C6416，F(xiàn)PGA芯片采用的是Xilinx公司的XC2V2000FG676，既兼顧速度和靈活性，又具有較強的通用性。 本文根據(jù)“基于FPGA的中頻數(shù)字化處理平臺的建立及若干關(guān)鍵算法的實現(xiàn)”研究課題，主要完成了軟件無線電通信系統(tǒng)中頻數(shù)字化若干關(guān)鍵算法實現(xiàn)的任務(wù)，具體包括通用數(shù)字中頻板的設(shè)計、中頻板上FPGA和DSP、D/A的接口設(shè)計、各種數(shù)字通信關(guān)鍵技術(shù)（數(shù)字上/下變頻、調(diào)制解調(diào)、信道編譯碼、交織解交織等）的FPGA實現(xiàn)。本文研究的系統(tǒng)分別在Matlab、ISE、Modelsim、Visual DSP++、ChipScope Pro等軟件中進行了仿真和驗證，并已交付使用。結(jié)果表明，本文提出的方案正確可行，達到了預定要求。本文的工作對其它軟件無線電系統(tǒng)的實現(xiàn)也具有較大的參考價值。
標簽： FPGA 中頻數(shù)字化 關(guān)鍵算法
上傳時間： 2013-04-24
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在船舶交管系統(tǒng)中，雷達信息處理是最重要的組成部分。視頻回波處理中的雜波處理要求實時性很高，大約要在一個距離單元的時間(0.05-0.1us)內(nèi)完成。雜波處理如恒虛警處理本身比較復雜，這類處理過程又要求快速，圖像顯示系統(tǒng)要求及時的把接收到的雷達方位數(shù)據(jù)從極坐標轉(zhuǎn)換成直角坐標。在軟件上實現(xiàn)這些算法雖然精度可以達到，但是實時性問題不能滿足。因此這類問題多采用高速專用數(shù)字設(shè)備來實現(xiàn)。FPGA在數(shù)字信號處理領(lǐng)域有非常廣闊的應(yīng)用前景，以其優(yōu)良的性能在數(shù)字信號處理中發(fā)揮了重大的作用。CORDIC算法可以在硬件上以很高的精度實現(xiàn)一些函數(shù)和運算。針對以上幾點，本文提出了利用CORDIC算法，基于FPGA來實現(xiàn)雷達信號處理和圖像顯示的算法研究，用硬件來實現(xiàn)正弦、余弦、正切、乘法、除法、指數(shù)和對數(shù)等基本函數(shù)和運算，把他們設(shè)計成為可重用的IP core，這樣可以滿足實時性和精度的問題。從而在將來的算法研究中方便的調(diào)用，這樣在算法研究中可以節(jié)約大量的時間，在一定程度上降低研究的難度。 圍繞雷達信號處理和圖像顯示，本次課題設(shè)計主要做了如下工作： 1．對CORDIC算法進行分析和研究，以及它在雷達信號處理和圖像顯示中的影響。 2．成功用硬件描述語言在Xilinx公司軟件ISE的環(huán)境下編寫代碼，在Synplify和Modelsim上做了綜合和仿真。 3．對實驗結(jié)果進行精度和速度分析。 4．對雷達信號處理和圖像顯示的相關(guān)算法進行分析和研究。 5．從實例分析IP core的特點，對算法研究的影響和IP core在雷達信號處理和圖像顯示中的應(yīng)用。 最終在實踐環(huán)節(jié)，成功利用CORDIC算法，在FPGA上實現(xiàn)可重用的IP core，這些IP core能夠以很高的精度實現(xiàn)一些基本函數(shù)和運算，在雷達信號處理與圖像顯示中起到很大的作用。
上傳時間： 2013-07-16
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本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實現(xiàn)方法。時間交織器與解交織器的硬件實現(xiàn)可以有幾種實現(xiàn)方案，本文對其性能進行了分析比較，選擇了一種工程中實用的設(shè)計方案進行設(shè)計，并將設(shè)計結(jié)果以FPGA設(shè)計驗證。時間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計中主要因素，文中采用了單口SRAM實現(xiàn)，減少了對存儲器的使用，利用lC設(shè)計的優(yōu)化設(shè)計方法來改善電路的面積。硬件實現(xiàn)是采用工業(yè)EDA標準Top-to-Down設(shè)計思想來設(shè)計時間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence Nc-verilog進行仿真，Debussy進行debug，在Altera公司的FPGA開發(fā)板上進行測試，然后用ASIC實現(xiàn)。測試結(jié)果證明：時間解交織器的輸出正確，實現(xiàn)速度較快，占用面積較小。
上傳時間： 2013-04-24
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本文主要研究了近年來發(fā)展很快的一種高效的調(diào)制技術(shù)——連續(xù)相位調(diào)制(CPM)。與其它調(diào)制技術(shù)相比，它具有較高的帶寬和功率利用率，這也令它在通信資源日益緊張的今天得到了越來越多的關(guān)注。CPM信號包含大量的信號形式，它們的共同特點是信號包絡(luò)恒定、相位連續(xù)，尤其適合于無線通信。 本文首先介紹了CPM信號的一般表達式及其功率譜密度公式，在此基礎(chǔ)上對CPM信號特性做了分析研究，并對其功率譜密度進行了計算機仿真，分析得出了CPM信號各調(diào)制參數(shù)的取值對其譜特性的影響；然后對CPM信號的各種解調(diào)方法進行了深入研究，對不同方法的解調(diào)性能作了仿真，通過比較分析得出解調(diào)性能、調(diào)制參數(shù)與系統(tǒng)實現(xiàn)復雜度之間相互制約的關(guān)系；最后，在前面分析研究的基礎(chǔ)上，完成了一個實際通信系統(tǒng)中信號檢測算法的。FPGA實現(xiàn)。
標簽： 相位調(diào)制 解調(diào)算法
上傳時間： 2013-05-29
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自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù)，算法的高效穩(wěn)定性及硬件時鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標準。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下，濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上，提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性，得到了梯度自適應(yīng)格型濾波器的定步長改進方法；并以改進的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法，在同樣環(huán)境噪聲下，相比自適應(yīng)橫向LMS算法，其各項性能指標都得到了極大地改善，而且有利于節(jié)省硬件資源。 設(shè)計了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型，并用馳豫超前技術(shù)對兩類濾波器進行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具，完成了濾波器的FPGA硬件設(shè)計與仿真實現(xiàn)。并以FPGA實現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心，設(shè)計了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器，分析表明可以很好地利用系統(tǒng)提供的參考信號對下行波束進行自適應(yīng)成形。
標簽： FPGA 自適應(yīng)濾波器 算法設(shè)計
上傳時間： 2013-07-16
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隨著集成電路的設(shè)計規(guī)模越來越大，F(xiàn)PGA為了滿足這種設(shè)計需求，其規(guī)模也越做越大，傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實際設(shè)計需求。首先是硬件設(shè)計上的很難控制，其次就是計算機軟件面臨很大挑戰(zhàn)，所有復雜問題全部集中到布局布線(P&R)這一步，而實際軟件處理過程中，P&R所占的時間比例是相當大的。為了緩解這種軟件和硬件的設(shè)計壓力，多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個邏輯單元(相對于傳統(tǒng)的單一邏輯單元)，并且內(nèi)部的邏輯單元之間共享連線資源，這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時，F(xiàn)PGA的EDA設(shè)計流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認為是工藝映射的后處理，也可認為是布局和布線模塊的預處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對FPGA的性能影響是相當大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù)，從而達到減少布線所需的通道數(shù)。該算法和以前的算法相比較，無論從面積，還是通道數(shù)方面都有一定的改進。算法的時間復雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內(nèi)部連線資源做了分析，如何設(shè)計可配置邏輯單元內(nèi)部的連線資源來達到即減少面積又保證芯片的步通率，同時還可以提高運行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個芯片的解決方案。以解決FPGA由于容量限制，而無法實現(xiàn)某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數(shù)，采用較好的目標函數(shù)來達到較優(yōu)結(jié)果。
上傳時間： 2013-04-24
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