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應(yīng)用設(shè)計(jì)
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
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這是一個(gè)修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式 主要是將裡面的一個(gè)小程式加上視窗管理者介面方便使用 使用環(huán)境： 需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/
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由遠(yuǎn)峰公司所設(shè)計(jì)的燒入flash軟體,歡迎使用2410/2440可用
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使用硬體描述語言HDL 設(shè)計(jì)硬體電路
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clock_spliter 採用彈性設(shè)計(jì) , 可調(diào)整週期寬度.
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verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
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使用微機(jī)電 (MEMS) 設(shè)計(jì) Data Acquisition System
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Matlab 是套應(yīng)用於科學(xué)與工程領 域中數 值計(jì)算、分析與模擬的應(yīng)用軟體
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基於Web的通用型題庫系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),online exam design
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MFC 視窗程式設(shè)計(jì),視窗作業(yè)環(huán)境經(jīng)多年試鍊
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