本標(biāo)準(zhǔn)規(guī)定了繪制各種電氣圖用的圖形符號總則電氣圖用圖形符號國家標(biāo)準(zhǔn)包括以下個部分總則符號要素限定符號和常用的其他符號導(dǎo)線和連接器件無源元件半導(dǎo)體管和電子
上傳時間： 2013-05-19
上傳用戶：prczsf
隨著微處理器技術(shù)與信息技術(shù)的不斷發(fā)展，嵌入式系統(tǒng)的應(yīng)用也進(jìn)入到國防、工業(yè)、能源、交通以及日常生活中的各個領(lǐng)域。嵌入式系統(tǒng)的軟件核心是嵌入式操作系統(tǒng)。然而，國內(nèi)在嵌入式系統(tǒng)軟件開發(fā)上有很多困難，主要有：國外成熟的RTOS大都價格昂貴并且不公開源代碼，用好這些操作系統(tǒng)需對計算機(jī)體系結(jié)構(gòu)有深刻理解。針對以上問題，免費(fèi)公開源代碼的嵌入式操作系統(tǒng)就倍受矚目了，μC/OS-II就是其中之一。μC/OS-II是面向中小型應(yīng)用的、基于優(yōu)先級的可剝奪嵌入式實(shí)時內(nèi)核，其特點(diǎn)是小巧、性能穩(wěn)定、可免費(fèi)獲得源代碼。 本文在深入研究μC/OS-II內(nèi)核基礎(chǔ)上，將其運(yùn)用于實(shí)際課題，完成了基于ARM架構(gòu)的μC/OS-II移植及實(shí)時同步交流采樣的誤差補(bǔ)償研究。本文主要工作內(nèi)容和研究成果如下： 1.剖析了μC/OS-II操作系統(tǒng)內(nèi)核，重點(diǎn)研究了μC/OS-II內(nèi)核的任務(wù)管理與調(diào)度算法機(jī)理，得出了μC/OS-II內(nèi)核優(yōu)點(diǎn)：任務(wù)調(diào)度算法簡潔、高效、實(shí)時性較好(與Linux相比)。 2.介紹了ARM9體系架構(gòu)，重點(diǎn)講敘了MMU(存儲管理單元)功能。為了提高交流采樣系統(tǒng)的取指令和讀數(shù)據(jù)速度，成功將MMU功能應(yīng)用于本嵌入式系統(tǒng)中。 3.完成了μC/OS-II操作系統(tǒng)在目標(biāo)板上的移植，主要用匯編語言編寫了啟動代碼、開關(guān)中斷、任務(wù)切換和首次任務(wù)切換等函數(shù)。 4.針對國內(nèi)外提出的同步交流采樣誤差補(bǔ)償算法的局限性，本文從理論上對同步交流采樣的準(zhǔn)確誤差進(jìn)行了研究，并嘗試根據(jù)被測信號周期的首尾過零點(diǎn)的三角形相似法，求出誤差參數(shù)并對誤差進(jìn)行補(bǔ)償。此外，考慮到采樣周期△T不均勻，經(jīng)多次采樣后會產(chǎn)生累積誤差，本文也給出了采樣周期△T的優(yōu)化算法。 5.完成了系統(tǒng)硬件設(shè)計，并根據(jù)補(bǔ)償算法和△T優(yōu)化法則，編寫了相應(yīng)采樣驅(qū)動和串口驅(qū)動。最后對實(shí)驗數(shù)據(jù)進(jìn)行了分析和比較，得出重要結(jié)論：該補(bǔ)償算法實(shí)現(xiàn)簡單，計算機(jī)工作量小，精度較高。
標(biāo)簽： ARM COS 架構(gòu) 交流采樣
上傳時間： 2013-04-24
上傳用戶：xzt
隨著半導(dǎo)體工藝的飛速發(fā)展和芯片設(shè)計水平的不斷進(jìn)步，ARM微處理器的性能得到大幅度地提高，同時其芯片的價格也在不斷下降，嵌入式系統(tǒng)以其獨(dú)有的優(yōu)勢，己經(jīng)廣泛地滲透到科學(xué)研究和日常生活的各個方面。 本文以ARM7 LPC2132處理器為核心，結(jié)合蓋革一彌勒計數(shù)管對Time-To-Count輻射測量方法進(jìn)行研究。ARM結(jié)構(gòu)是基于精簡指令集計算機(jī)(RISC)原理而設(shè)計的，其指令集和相關(guān)的譯碼機(jī)制比復(fù)雜指令集計算機(jī)要簡單得多，使用一個小的、廉價的ARM微處理器就可實(shí)現(xiàn)很高的指令吞吐量和實(shí)時的中斷響應(yīng)。基于ARM7TDMI-S核的LPC2132微處理器，其工作頻率可達(dá)到60MHz，這對于Time-To-Count技術(shù)是非常有利的，而且利用LPC2132芯片的定時/計數(shù)器引腳捕獲功能，可以直接讀取TC中的計數(shù)值，也就是說不再需要調(diào)用中斷函數(shù)讀取TC值，從而大大降低了計數(shù)前雜質(zhì)時間。本文是在我?guī)熜謪诬姷摹禩ime-To-Count測量方法初步研究》基礎(chǔ)上，使用了高速的ARM芯片，對基于MCS-51的Time-To-Count輻射測量系統(tǒng)進(jìn)行了改進(jìn)，進(jìn)一步論證了采用高速ARM處理器芯片可以極大的提高G-M計數(shù)器的測量范圍與測量精度。 首先，討論了傳統(tǒng)的蓋革-彌勒計數(shù)管探測射線強(qiáng)度的方法，并指出傳統(tǒng)的脈沖測量方法的不足。然后討論了什么是Time-To-Count測量方法，對Time-To-Count測量方法的理論基礎(chǔ)進(jìn)行分析。指出Time-To-Count方法與傳統(tǒng)的脈沖計數(shù)方法的區(qū)別，以及采用Time-To-Count方法進(jìn)行輻射測量的可行性。 接著，詳細(xì)論述基于ARM7 LPC2132處理器的Time-To-Count輻射測量儀的原理、功能、特點(diǎn)以及輻射測量儀的各部分接口電路設(shè)計及相關(guān)程序的編制。 最后得出結(jié)論，通過高速32位ARM處理器的使用，Time-To-Count輻射測量儀的精度和量程均得到很大的提高，對于Y射線總量測量，使用了ARM處理器的Time-To-Count輻射測量儀的量程約為20 u R/h到1R/h，數(shù)據(jù)線性程度也比以前的Time-To-CotJnt輻射測量儀要好。所以在使用Time-To-Count方法進(jìn)行的輻射測量時，如何減少雜質(zhì)時間以及如何提高計數(shù)前時間的測量精度，是決定Time-To-Count輻射測量儀性能的關(guān)鍵因素。實(shí)驗用三只相同型號的J33G-M計數(shù)管分別作為探測元件，在100U R/h到lR/h的輻射場中進(jìn)行試驗.每個測量點(diǎn)測量5次取平均，得出隨著照射量率的增大，輻射強(qiáng)度R的測量值偏小且與輻射真實(shí)值之間的誤差也隨之增大。如果將測量誤差限定在10％的范圍內(nèi)，則此儀器的量程范圍為20 u R/h至1R/h，量程跨度近六個數(shù)量級。而用J33型G-M計數(shù)管作常規(guī)的脈沖測量，量程范圍約為50 u R/h到5000 u R/h，充分體現(xiàn)了運(yùn)用Time-To-Count方法測量輻射強(qiáng)度的優(yōu)越性，也從另一個角度反應(yīng)了隨著計數(shù)前時間的逐漸減小，雜質(zhì)時間在其中的比重越來越大，對測量結(jié)果的影響也就越來越嚴(yán)重，盡可能的減小雜質(zhì)時間在Time-To-Count方法輻射測量特別是測量高強(qiáng)度輻射中是關(guān)鍵的。筆者用示波器測出此輻射儀器的雜質(zhì)時間約為6.5 u S，所以在計算定時器值的時候減去這個雜質(zhì)時間，可以增加計數(shù)前時間的精確度。通過實(shí)驗得出，在標(biāo)定儀器的K值時，應(yīng)該在照射量率較低的條件下行，而測得的計數(shù)前時間是否精確則需要在照射量率較高的條件下通過儀器標(biāo)定來檢驗。這是因為在照射量率較低時，計數(shù)前時間較大，雜質(zhì)時間對測量結(jié)果的影響不明顯，數(shù)據(jù)線斜率較穩(wěn)定，適宜于確定標(biāo)定系數(shù)K值，而在照射量率較高時，計數(shù)前時間很小，雜質(zhì)時間對測量結(jié)果的影響較大，可以明顯的在數(shù)據(jù)線上反映出來，從而可以很好的反應(yīng)出儀器的性能與量程。實(shí)驗證明了Time-To-Count測量方法中最為關(guān)鍵的環(huán)節(jié)就是如何對計數(shù)前時間進(jìn)行精確測量。經(jīng)過對大量實(shí)驗數(shù)據(jù)的分析，得到計數(shù)前時間中的雜質(zhì)時間可分為硬件雜質(zhì)時間和軟件雜質(zhì)時間，并以軟件雜質(zhì)時間為主，通過對程序進(jìn)行合理優(yōu)化，軟件雜質(zhì)時間可以通過程序的改進(jìn)而減少，甚至可以用數(shù)學(xué)補(bǔ)償?shù)姆椒▉淼窒瑥亩梢缘玫奖容^精確的計數(shù)前時間，以此得到較精確的輻射強(qiáng)度值。對于本輻射儀，用戶可以選擇不同的工作模式來進(jìn)行測量，當(dāng)輻射場較弱時，通常采用規(guī)定次數(shù)測量的方式，在輻射場較強(qiáng)時，應(yīng)該選用定時測量的方式。因為，當(dāng)輻射場較弱時，如果用規(guī)定次數(shù)測量的方式，會浪費(fèi)很多時間來采集足夠的脈沖信號。當(dāng)輻射場較強(qiáng)時，由于輻射粒子很多，產(chǎn)生脈沖的頻率就很高，規(guī)定次數(shù)的測量會加大測量誤差，當(dāng)選用定時測量的方式時，由于時間的相對加長，所以記錄的粒子數(shù)就相對的增加，從而提高儀器的測量精度。通過調(diào)研國內(nèi)外先進(jìn)核輻射測量儀器的發(fā)展現(xiàn)狀，了解到了目前最新的核輻射總量測量技術(shù)一Time-To-Count理論及其應(yīng)用情況。論證了該新技術(shù)的理論原理，根據(jù)此原理，結(jié)合高速處理器ARM7 LPC2132，對以G-計數(shù)管為探測元件的Time-To-Count輻射測量儀進(jìn)行設(shè)計。論文以實(shí)驗的方法論證了Time-To-Count原理測量核輻射方法的科學(xué)性，該輻射儀的量程和精度均優(yōu)于以前以脈沖計數(shù)為基礎(chǔ)理論的MCS-51核輻射測量儀。該輻射儀具有量程寬、精度高、易操作、用戶界面友好等優(yōu)點(diǎn)。用戶可以定期的對儀器的標(biāo)定，來減小由于電子元件的老化對低儀器性能參數(shù)造成的影響，通過Time-To-Count測量方法的使用，可以極大拓寬G-M計數(shù)管的量程。就儀器中使用的J33型G-M計數(shù)管而言，G-M計數(shù)管廠家參考線性測量范圍約為50 u R/h到5000 u R/h，而用了Time-To-Count測量方法后，結(jié)合高速微處理器ARM7 LPC2132，此核輻射測量儀的量程為20 u R/h至1R/h。在允許的誤差范圍內(nèi)，核輻射儀的量程比以前基于MCS-51的輻射儀提高了近200倍，而且精度也比傳統(tǒng)的脈沖計數(shù)方法要高，測量結(jié)果的線性程度也比傳統(tǒng)的方法要好。G-M計數(shù)管的使用壽命被大大延長。 綜上所述，本文取得了如下成果：對國內(nèi)外Time-To-Count方法的研究現(xiàn)狀進(jìn)行分析，指出了Time-To-Count測量方法的基本原理，并對Time-T0-Count方法理論進(jìn)行了分析，推導(dǎo)出了計數(shù)前時間和兩個相鄰輻射粒子時間間隔之間的關(guān)系，從數(shù)學(xué)的角度論證了Time-To-Count方法的科學(xué)性。詳細(xì)說明了基于ARM 7 LPC2132的Time-To-Count輻射測量儀的硬件設(shè)計、軟件編程的過程，通過高速微處理芯片LPC2132的使用，成功完成了對基于MCS-51單片機(jī)的Time-To-Count測量儀的改進(jìn)。改進(jìn)后的輻射儀器具有量程寬、精度高、易操作、用戶界面友好等特點(diǎn)。本論文根據(jù)實(shí)驗結(jié)果總結(jié)出了Time-To-Count技術(shù)中的幾點(diǎn)關(guān)鍵因素，如：處理器的頻率、計數(shù)前時間、雜質(zhì)時間、采樣次數(shù)和測量時間等，重點(diǎn)分析了雜質(zhì)時間的組成以及引入雜質(zhì)時間的主要因素等，對國內(nèi)核輻射測量儀的研究具有一定的指導(dǎo)意義。
標(biāo)簽： TimeToCount ARM 輻射測量儀
上傳時間： 2013-06-24
上傳用戶：pinksun9
地鐵信號設(shè)備中輸入輸出設(shè)備是信號邏輯和現(xiàn)場設(shè)備之間的接口，有著四高（高安全，高可靠，高可維護(hù)，高可用）要求，目前信號系統(tǒng)廠家的傳統(tǒng)做法是整個信號系統(tǒng)產(chǎn)品由一家公司來完成，可是隨著技算機(jī)技術(shù)的快速發(fā)展，邏輯部份目前已可以采用通用COTS產(chǎn)品，而輸入輸出部分還是需要各個信號廠家自己設(shè)計和生產(chǎn)，因此設(shè)計出一款通用型的輸入輸出控制器已成地鐵行業(yè)的發(fā)展方向。 為了滿足以上要求，本文從實(shí)際應(yīng)用角度出發(fā)，使信號系統(tǒng)的產(chǎn)品更加的開放透明，設(shè)計出基于ARM的地鐵用安全型的智能I/O，從而使信號系統(tǒng)設(shè)計可以方便地和現(xiàn)場信號設(shè)備接口。 在硬件上采用冗余設(shè)計，以ARM為主處理器，整個系統(tǒng)無單點(diǎn)硬件故障，采集部分采用動態(tài)異或輸入設(shè)計，驅(qū)動部分采用安全驅(qū)動設(shè)計。 基于ARM的地鐵用安全智能I/O嚴(yán)格遵循歐洲鐵路信號產(chǎn)品的標(biāo)準(zhǔn)，使系統(tǒng)的安全性，可靠性，可用性和可維護(hù)性有了充分的保障。 本文主要介紹了地鐵用安全型智能I/O控制器的設(shè)計和實(shí)現(xiàn)，包括設(shè)計思想，具體實(shí)施，硬件和軟件的設(shè)計等。
上傳時間： 2013-06-12
上傳用戶：ljthhhhhh123
萬用表檢修彩色電視機(jī)開關(guān)電源，可以輕松學(xué)會維修電視機(jī)
標(biāo)簽： 萬用表 檢修 彩色電視機(jī) 開關(guān)電源
上傳時間： 2013-08-02
上傳用戶：vendy
JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時間和所需的存儲量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時間： 2013-05-16
上傳用戶：671145514
本文首先在介紹多用戶檢測技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對比分析了幾種多用戶檢測算法的性能，給出了算法選擇的依據(jù)。為了同時克服多址干擾和多徑干擾，給出了融合多用戶檢測與分集合并技術(shù)的接收機(jī)結(jié)構(gòu)。 接著，針對WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴(kuò)頻使用的OVSF碼和擾碼，分析了擾碼的延時自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶數(shù)、擴(kuò)頻比、信道估計精度等參數(shù)對系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級上的抵消，需要對用戶信號重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測器的基礎(chǔ)上，衍生出符號級上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級數(shù)等參數(shù)的最佳取值，并進(jìn)行了算法性能比較。仿真結(jié)果驗證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動臺解復(fù)用技術(shù)的硬件實(shí)現(xiàn)，在FPGA平臺上分別實(shí)現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶檢測 下行鏈路
上傳時間： 2013-07-29
上傳用戶：jiangxin1234
隨著電信數(shù)據(jù)傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個或者多個低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計方案,使用四個E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個數(shù)字電路采用Verilog硬件描述語言設(shè)計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動調(diào)整電路的布局,降低關(guān)鍵路徑延時,最終滿足設(shè)計要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計
上傳時間： 2013-07-16
上傳用戶：asdkin
隨著安全通信數(shù)據(jù)速率的提高,關(guān)鍵數(shù)據(jù)加密算法的軟件實(shí)施成為重要的系統(tǒng)瓶頸.基于FPGA的高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達(dá)到所要求的加密處理性能(每秒的SSL或RSA運(yùn)算次數(shù))基準(zhǔn).網(wǎng)絡(luò)的迅速發(fā)展,對安全性的需要變得越來越重要.然而,盡管網(wǎng)絡(luò)技術(shù)進(jìn)步很快,安全性問題仍然相對落后.由于FPGA所提供的設(shè)計優(yōu)勢,特別是新的高速版本,網(wǎng)絡(luò)系統(tǒng)設(shè)計人員可以在這些網(wǎng)絡(luò)設(shè)備中經(jīng)濟(jì)地實(shí)現(xiàn)安全性支持.FPGA是實(shí)現(xiàn)設(shè)計靈活性和功能升級的關(guān)鍵,對于容錯、IPSec協(xié)議和系統(tǒng)接口問題而言這兩點(diǎn)非常重要.而且,FPGA還為網(wǎng)絡(luò)系統(tǒng)設(shè)計人員提供了適應(yīng)不同安全處理功能以及隨著安全技術(shù)的發(fā)展方便地增加對新技術(shù)支持的能力.標(biāo)準(zhǔn)加密/解決以及認(rèn)證算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被廣泛用于全球網(wǎng)絡(luò)安全系統(tǒng)中.本文介紹了基于PCI總線的加密卡的研制,硬件板卡的結(jié)構(gòu),著重論述了加密卡上加密模塊的實(shí)現(xiàn),即用FPGA實(shí)現(xiàn)3DES及IDEA、MD5算法的過程,加密卡的工作原理,加密卡中多種密碼算法的配置原理,最后對3DES算法及IDEA、MD5算法的實(shí)現(xiàn)進(jìn)行仿真,并繪制了板卡的原理圖,對PCI接口原理進(jìn)行了闡述.在論文中,首先闡述了數(shù)據(jù)加密原理.介紹了數(shù)據(jù)加密的算法和數(shù)據(jù)加密的技術(shù)發(fā)展趨勢,并重點(diǎn)說明了3DES的算法.由于加密卡的生存空間在于其高速的加密性能與便捷的使用方式,所以,我們的加密卡采用的是基于PCI插槽的結(jié)構(gòu),遵從的是PCI2.2規(guī)范,理解并掌握PCI總線的規(guī)范是了解整個系統(tǒng)的重要一環(huán),本文講述了PCI總線的特點(diǎn)和性能,以及總線的信號.由于遵從高速性的要求,我們在硬件選型的時候,選用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能強(qiáng),速度也非常快,但目前價格仍然太高,不適合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能適中,價格低廉,產(chǎn)品成熟等特點(diǎn),是較好的選擇.FPGA選用的XILINX公司的XC2V3000,在隨后的文章中,我們將會對這些器件特性做相應(yīng)說明.并由此得出電路原理圖的繪制.文章的重點(diǎn)之一在于3DES算法及IDEA、MD5算法的FPGA實(shí)現(xiàn),以Xilinx公司VIRTEXII結(jié)構(gòu)的VXC2V3000為例,闡述用FPGA高速實(shí)現(xiàn)3DES算法及IDEA、MD5算法的設(shè)計要點(diǎn)及關(guān)鍵部分的設(shè)計.
上傳時間： 2013-04-24
上傳用戶：qazwsc
ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強(qiáng)、設(shè)計更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計——求取實(shí)驗用BCH碼的生成多項式和校驗多項式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯碼電路的方法——建立可重構(gòu)糾錯碼硬件電路算法并進(jìn)行實(shí)驗驗證;(4)在可重構(gòu)糾錯碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實(shí)現(xiàn)糾錯碼的各個功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯碼電路的EHW的各個控制功能塊.在實(shí)驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計方法建立了循環(huán)糾錯碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計方法對實(shí)際的進(jìn)化硬件設(shè)計具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計也可提供一種借鑒.
上傳時間： 2013-07-01
上傳用戶：myworkpost
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
