<acronym id="e8q60"></acronym> 本文針對(duì)傳統(tǒng)儀用放大電路的特點(diǎn)，介紹了一種高共模抑制比儀用放大電路，引入共模負(fù)反饋，大大提高了通用儀表放大器的共模抑制能力。
上傳時(shí)間： 2013-11-10
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快速學(xué)會(huì)電路設(shè)計(jì),仿真與電路板設(shè)計(jì)。這個(gè)教程主要是教你學(xué)用proteus做PCB，而有關(guān)pcb打樣，可以找華強(qiáng)pcb。
上傳時(shí)間： 2014-11-27
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印制板用硬質(zhì)合金鉆頭通用規(guī)范 本規(guī)范規(guī)定了制造印制板用的硬質(zhì)合金麻花鉆頭的術(shù)語(yǔ)及技術(shù)要求。
標(biāo)簽： 印制板 硬質(zhì)合金 通用規(guī)范
上傳時(shí)間： 2014-12-24
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用Proteus ISIS的怎樣原理圖仿真
上傳時(shí)間： 2013-10-31
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絕對(duì)好用的軟件
上傳時(shí)間： 2013-12-26
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徹底解決99在以往不能完全漢化的問(wèn)題，全面實(shí)現(xiàn)漢化，具體到每個(gè)對(duì)話框和工作表，對(duì)初學(xué)者和英文不好的用戶非常實(shí)用，也非常簡(jiǎn)單！ 用過(guò)的，麻煩頂一下我，或加一點(diǎn)分，謝謝啦！
上傳時(shí)間： 2013-10-08
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無(wú)法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來(lái)應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採(cǎi)購(gòu)在購(gòu)買異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-10-28
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今天，電視機(jī)與視訊轉(zhuǎn)換盒應(yīng)用中的大多數(shù)調(diào)諧器采用的都是傳統(tǒng)單變換MOPLL概念。這種調(diào)諧器既能處理模擬電視訊號(hào)也能處理數(shù)字電視訊號(hào)，或是同時(shí)處理這兩種電視訊號(hào)(即所謂的混合調(diào)諧器)。在設(shè)計(jì)這種調(diào)諧器時(shí)需考慮的關(guān)鍵因素包括低成本、低功耗、小尺寸以及對(duì)外部組件的選擇。本文將介紹如何用英飛凌的MOPLL調(diào)諧芯片TUA6039-2或其影像版TUA6037實(shí)現(xiàn)超低成本調(diào)諧器參考設(shè)計(jì)。這種單芯片ULC調(diào)諧器整合了射頻和中頻電路，可工作在5V或3.3V，功耗可降低34%。設(shè)計(jì)采用一塊單層PCB，進(jìn)一步降低了系統(tǒng)成本，同時(shí)能處理DVB-T/PAL/SECAM、ISDB-T/NTSC和ATSC/NTSC等混合訊號(hào)，可支持幾乎全球所有地區(qū)標(biāo)準(zhǔn)。圖1為采用TUA6039-2/TUA6037設(shè)計(jì)單變換調(diào)諧器架構(gòu)圖。該調(diào)諧器實(shí)際上不僅是一個(gè)射頻調(diào)諧器，也是一個(gè)half NIM，因?yàn)樗酥蓄l模塊。射頻輸入訊號(hào)透過(guò)一個(gè)簡(jiǎn)單的高通濾波器加上中頻與民間頻段(CB)陷波器的組合電路進(jìn)行分離。該設(shè)計(jì)沒(méi)有采用PIN二極管進(jìn)行頻段切換，而是采用一個(gè)非常簡(jiǎn)單的三工電路進(jìn)行頻段切換。天線阻抗透過(guò)高感抗耦合電路變換至已調(diào)諧的輸入電路。然后透過(guò)英飛凌的高增益半偏置MOSFET BF5030W對(duì)預(yù)選訊號(hào)進(jìn)行放大。BG5120K雙MOSFET可以用于兩個(gè)VHF頻段。在接下來(lái)的調(diào)諧后帶通濾波器電路中，則進(jìn)行信道選擇和鄰道與影像頻率等多余訊號(hào)的抑制。前級(jí)追蹤陷波器和帶通濾波器的容性影像頻率補(bǔ)償電路就是專門用來(lái)抑制影像頻率。
上傳時(shí)間： 2013-11-19
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PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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PCB設(shè)計(jì)問(wèn)題集錦 問(wèn)：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒(méi)了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問(wèn)： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒(méi)有相關(guān)設(shè)定，所以可以不檢查。 問(wèn)： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。 問(wèn)： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開(kāi)ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問(wèn)： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過(guò)孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問(wèn)：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒(méi)有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問(wèn)：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒(méi)有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問(wèn)：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問(wèn)： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過(guò)沒(méi)有問(wèn)題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺(jué),每個(gè)軟件都不相同,所以需要多練習(xí)。 問(wèn)： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫(huà)好了，但我只對(duì)（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下，如果還有什么問(wèn)題請(qǐng)指出來(lái)，本人在改進(jìn)。謝！！！！！答：請(qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問(wèn)： U101元件已建好，但元件框的拐角處不知是否正確，請(qǐng)幫忙CHECK 答：元件框等可以通過(guò)修改編輯來(lái)完成。問(wèn)： U102和U103元件沒(méi)建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置，以及SILK內(nèi)有個(gè)圓圈怎么才能畫(huà)得與該元件參數(shù)一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。
標(biāo)簽： PCB 設(shè)計(jì)問(wèn)題 集錦
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