軟件開發(fā)過程中,經(jīng)常需要與用戶確認(rèn)某些開發(fā)進(jìn)度和意見,此范例可供參考.
標(biāo)簽： 軟件開發(fā) 用戶 范例 過程
上傳時間： 2015-05-04
上傳用戶：ruixue198909
這些是verilog的開發(fā)實(shí)例,僅供參考.實(shí)例1
標(biāo)簽： verilog 開發(fā)實(shí)例
上傳時間： 2014-02-15
上傳用戶：yuchunhai1990
這些是verilog編程實(shí)例2,僅供參考
標(biāo)簽： verilog 編程實(shí)例
上傳用戶：songnanhua
這些是verilog編程實(shí)例3,僅供參考
上傳時間： 2014-08-18
上傳用戶：libinxny
這些是verilog編程實(shí)例4,僅供參考
上傳時間： 2014-03-10
上傳用戶：zhenyushaw
這些是verilog編程實(shí)例5,僅供參考
上傳用戶：hfmm633
恒模算法的簡介，它適用于信道的盲均衡。Matlab程序提供基本的框架，可以修該里面的參數(shù)以測試該算法的性能
標(biāo)簽： 模 算法
上傳時間： 2014-01-11
上傳用戶：yoleeson
這個是帶先行進(jìn)位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.
標(biāo)簽： vhdl 進(jìn)位 加法器 代碼
上傳時間： 2014-01-03
上傳用戶：klin3139
這個是用vhdl編寫的乘法器,僅僅供大家參考
標(biāo)簽： vhdl 編寫 乘法器 家
上傳時間： 2015-05-06
上傳用戶：我們的船長
這個是用vhdl語言編寫的除法器,僅僅供大家參考.
標(biāo)簽： vhdl 語言 編寫 家
上傳時間： 2013-12-15
上傳用戶：金宜
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