用VHDL語言設計基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數字濾波器的設計
標簽： VHDL FPGA FIR 語言
上傳時間： 2013-08-07
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基于CPLD／FPGA的可編程邏輯器件，借助單片機AT89C51；利用標準頻率50～100MHz的周期信號實現系統計數的等精度測量技術。同時采用閘門測量技術完成脈寬,占空比的測量。
標簽： CPLD FPGA 可編程邏輯器件
上傳時間： 2013-08-09
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可編程邏輯器件是一種可以通過編程，改變系統連線，達到系統重構的器件，該器件\\\\\\\\r\\\\\\\\n可以現場編程，就是說當該器件安裝到電路板上后，可以對它的功能進行重新設置，這樣\\\\\\\\r\\\\\\\\n就可以非常方便的進行數字系統的設計與制作
標簽： 可編程邏輯器件 編程
上傳時間： 2013-08-10
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用 ＦＰＧＡ 可編程器件和 ＶＨＤＬ 硬件描述語言來實現 Ｆｌａｓｈ 編程器
標簽： Flash FPGA VHDL 可編程器件
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FPGAcpld結構分析 pga的EDA設計方法 fpga中的微程序設計 復雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應用和實現數字邏 一種使用fpga設計的DRAM控制器 用cpld器件實現24位同步計數器的設計
標簽： FPGAcpld fpga EDA 結構分析
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利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數碼管）之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短（設計過程中即可實現時序仿真）、調試方便、故障率低、修改升級容易等特點
標簽： CPLD VHDL 數字邏輯 器件
上傳時間： 2013-08-11
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項目的研究內容是對硅微諧振式加速度計的數據采集電路開展研究工作。硅微諧振式加速度計敏感結構輸出的是兩路差分的頻率信號，因此硅微諧振式加速度計數據采集電路完成的主要任務是測出兩路頻率信號的差值。測量要求是：實現10ms內對中心諧振頻率為20kHz、標度因數為100Hz/g、量程為±50g、分辨率為1mg的硅微諧振式加速度計輸出的頻率信號的測量，等效測量誤差為±1mg。電路的控制核心為單片機，具有串行接口以便將測量結果傳送給PC機從而分析、保存測量結果。\\r\\n按研究內容設計了軟硬件。軟件采用多周期同步法
標簽： 硅微 加速度計 數據采集電路 諧振式
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設計了一種基于ＣＰＬＤ（復雜可編程邏輯器件）的低頻數字相位測量儀
標簽： 可編程邏輯器件 低頻 數字 相位測量儀
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用FPGA器件實現UART核心功能的一種方法.doc
標簽： FPGA UART 器件 核心
上傳時間： 2013-08-14
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XilinxFPGA器件的底層硬件設計技巧
標簽： XilinxFPGA 器件 底層 硬件
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