這是1C6實(shí)驗(yàn)板的一個(gè)實(shí)驗(yàn)程序，其用的組件為L(zhǎng)ED組件。對(duì)大家初步掌握FPGA有幫助
標(biāo)簽： 1C6 實(shí)驗(yàn)板 實(shí)驗(yàn) 程序
上傳時(shí)間： 2013-08-31
上傳用戶：daguogai
FPGA-CPLD_DesignTool,事例程序陸續(xù)上傳請(qǐng)需要的朋友下載
標(biāo)簽： FPGA-CPLD_DesignTool 程序
上傳時(shí)間： 2013-09-01
上傳用戶：lvzhr
一個(gè)基于FPGA的串口程序,已經(jīng)經(jīng)過(guò)驗(yàn)證,對(duì)用FPGA做串口的朋友提供參考和借鑒!
標(biāo)簽： FPGA 串口程序
上傳時(shí)間： 2013-09-02
上傳用戶：a82531317
基于FPGA的直接數(shù)字合成器的設(shè)計(jì)與分析的代碼程序,代碼格式為VHDL
標(biāo)簽： FPGA VHDL 代碼 直接數(shù)字合成器
上傳用戶：ifree2016
一個(gè)很好的VHDL實(shí)現(xiàn)的功能模塊程序,希望你可以用的上!
標(biāo)簽： VHDL 模塊 程序
上傳用戶：gxy670166755
dsp下載器cpld程序\r\n感興趣的朋友可以下來(lái)
標(biāo)簽： cpld dsp 下載器 程序
上傳用戶：tedo811
采用MaxPlusII寫的一個(gè)小時(shí)鐘程序，也是供初學(xué)參考。呵呵。注///版主，開(kāi)發(fā)環(huán)境里面沒(méi)有MaxPlusII.
標(biāo)簽： MaxPlusII 時(shí)鐘程序
上傳用戶：lo25643
VHDL寫的LMS算法程序。利用本地正弦信號(hào)，根據(jù)LMS算法對(duì)輸入信號(hào)進(jìn)行跟蹤。用以產(chǎn)生和輸入信號(hào)同頻同相的本地信號(hào)。
標(biāo)簽： VHDL LMS 算法 程序
上傳時(shí)間： 2013-09-03
上傳用戶：chenlong
基于FPGA的usb程序，采用VHDL語(yǔ)言編寫。\r\n開(kāi)發(fā)環(huán)境為ISE或者M(jìn)AXPLUS2。
標(biāo)簽： FPGA usb 程序
上傳用戶：libenshu01
CPLD7256的例子程序，已經(jīng)調(diào)試通過(guò)，是學(xué)習(xí)的好資料。
標(biāo)簽： CPLD 7256 程序
上傳用戶：jcljkh
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