先創(chuàng)建文本文件IN.DAT,在文件中寫(xiě)20個(gè)四位整數(shù)。 編寫(xiě)函數(shù)readDat()把從文件中讀出這些數(shù)并存入數(shù)組a中；編寫(xiě)函數(shù)Calvalue( ), 其功能要求: 1. 求出這文件中共有多少個(gè)正整數(shù)totNum 2. 求這些數(shù)右移1位后, 產(chǎn)生的新數(shù)是偶數(shù)的數(shù)的個(gè)數(shù)totCnt, 以及滿足此條件的這些數(shù)(右移前的值) 的算術(shù)平均值totPjz。 最后在main( )函數(shù)中把所求的結(jié)果輸出。
標(biāo)簽： Calvalue readDat DAT 函數(shù)
上傳時(shí)間： 2017-06-30
上傳用戶：Breathe0125
利用keil uvision3和proteus，實(shí)現(xiàn)廣告燈左移實(shí)驗(yàn)
標(biāo)簽： uvision3 proteus keil
上傳時(shí)間： 2013-11-28
上傳用戶：guanliya
本設(shè)計(jì)采用AT89552單片機(jī)，輔以必要的模擬電路，實(shí)現(xiàn)了一個(gè)基于直接數(shù)字頻率合成技術(shù)(DDS)的正弦誼號(hào)發(fā)生器。設(shè)計(jì)中采用DDS芯片AD9850產(chǎn)生頻率1KHZ~10MHZ范圍內(nèi)正弦波，采用功放AD811控制輸出電壓幅度， 由單片機(jī)AT89S52控制調(diào)節(jié)步進(jìn)頻率1HZ。在此基礎(chǔ)上，用模擬乘法器MC1496實(shí)現(xiàn)了正弦調(diào)制信號(hào)頻率為1KHZ的模擬相度調(diào)制信號(hào)；用FPGA芯片產(chǎn)生二進(jìn)制NRZ碼,與AD9850結(jié)合實(shí)現(xiàn)相移鍵控PSK、幅移鍵控ASK、頻移鎮(zhèn)鍵FSK。
上傳時(shí)間： 2014-12-05
上傳用戶：shus521
16x16點(diǎn)陣移動(dòng)顯示文字，可以左移滾動(dòng)顯示2個(gè)漢字
標(biāo)簽： 16x16 點(diǎn)陣 移動(dòng)顯示
上傳時(shí)間： 2014-08-11
上傳用戶：thesk123
移位運(yùn)算器SHIFTER 使用Verilog HDL 語(yǔ)言編寫(xiě)，其輸入輸出端分別與鍵盤(pán)/顯示器LED 連接。移位運(yùn)算器是時(shí)序電路，在J鐘信號(hào)到來(lái)時(shí)狀態(tài)產(chǎn)生變化， CLK 為其時(shí)鐘脈沖。由S0、S1 、M 控制移位運(yùn)算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進(jìn)位循環(huán)右移，循環(huán)左移、帶進(jìn)位循環(huán)左移等功能。 CLK 是時(shí)鐘脈沖輸入，通過(guò)鍵5 產(chǎn)生高低電平M 控制工作模式， M=l 時(shí)帶進(jìn)位循環(huán)移位，由鍵8 控制CO 為允許帶進(jìn)位移位輸入，由鍵7 控制:S 控制移位模式0-3 ，由鍵6 控制，顯示在數(shù)碼管LED8 上 D[7..0]是移位數(shù)據(jù)輸入，由鍵2 和1 控制，顯示在數(shù)碼管2 和1 上 QB[7..0]是移位數(shù)據(jù)輸出，顯示在數(shù)碼管6 和5 上:cn 是移位數(shù)據(jù)輸出進(jìn)位，顯示在數(shù)碼管7 上。
標(biāo)簽： SHIFTER Verilog HDL 移位
上傳時(shí)間： 2014-01-16
上傳用戶：wys0120
CLK 為其時(shí)鐘脈沖 M 控制工作模式 CO 為允許帶進(jìn)位移位輸入 S 控制移位模式0-3 D[7..0]是移位數(shù)據(jù)輸入 QB[7..0]是移位數(shù)據(jù)輸出 CN是移位數(shù)據(jù)輸出進(jìn)位
上傳時(shí)間： 2014-12-21
上傳用戶：小儒尼尼奧
Delphi版的閃盤(pán)小偷。。 實(shí)現(xiàn)原理:當(dāng)Windows系統(tǒng)的硬件設(shè)置發(fā)生變化時(shí),系統(tǒng)將會(huì)向所有應(yīng)用程序發(fā)送一條WM_DEVICECHANGE消息.當(dāng)有設(shè)備被禁止或激活時(shí)(比如我們插入光盤(pán),從光驅(qū)中取出光盤(pán),或者在系統(tǒng)設(shè)備中刪除或禁止打印端口),該消息的wParam參數(shù)分別被指定為DBT_DEVICEARRIVAL(設(shè)備安裝完畢)和DBT_DEVICEREMOVECOMPLETE(設(shè)備移除完畢),根據(jù)這兩個(gè)參數(shù)可以判斷閃存是否存在,lParam參數(shù)指向一DEV_BROADCAST_HDR結(jié)構(gòu),該結(jié)構(gòu)中的dbch_devicetype成員是變化設(shè)備的類型,當(dāng)該值為DBT_DEVTYP_VOLUME時(shí),表明一個(gè)帶有卷標(biāo)名的驅(qū)動(dòng)器發(fā)生了變化,一般情況下該驅(qū)動(dòng)器既為光驅(qū).
標(biāo)簽： WM_DEVICECHANGE Windows Delphi
上傳時(shí)間： 2017-07-16
上傳用戶：ztj182002
針對(duì)兆瓦級(jí)風(fēng)電并網(wǎng)逆變器主電路研制中存在的并聯(lián)擴(kuò)容、開(kāi)關(guān)頻率較低和LCL濾波器難以優(yōu)化設(shè)計(jì)等問(wèn)題，提出了采用交流側(cè)串接電感再進(jìn)行并聯(lián)的均流方案，采用載波移相技術(shù)提高變流器的等效開(kāi)關(guān)頻率，提出了LCL濾波器的設(shè)計(jì)原則，并給出了上述設(shè)計(jì)的理論依據(jù)和實(shí)現(xiàn)方法。通過(guò)對(duì)2兆瓦風(fēng)電變流器主電路的仿真驗(yàn)證了上述技術(shù)方案。
標(biāo)簽： LCL 兆 主電路 優(yōu)化設(shè)計(jì)
上傳時(shí)間： 2013-12-21
上傳用戶：cazjing
飛機(jī)剎車時(shí)的PID程序，控制滑移率，保證不打滑
上傳時(shí)間： 2013-12-17
上傳用戶：yy541071797
FAT File System Module fat 文件系統(tǒng)模塊，適用于嵌入式系統(tǒng) 移值
標(biāo)簽： System Module File FAT
上傳時(shí)間： 2017-07-18
上傳用戶：qweqweqwe
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