MT9P111攝像頭初始化源代碼。
上傳時(shí)間： 2013-10-19
上傳用戶：邶刖
Texas instruments 推出的超低功耗miniDSP 音頻Codec 集成了miniDSP 內(nèi)核，可在耗電極低的工作狀態(tài)下為電池供電的便攜式產(chǎn)品提供高性能的語音及音樂處理能力。本文詳細(xì)介紹了如何初始化miniDSP Codec 并提供了基于MCU 控制器的參考代碼。
標(biāo)簽： miniDSP Codec 初始化 代碼
上傳時(shí)間： 2013-11-18
上傳用戶：ainimao
設(shè)計(jì)了一種基于DSP與FPGA的運(yùn)動(dòng)控制器。該控制器以DSP為控制核心，用FPGA構(gòu)建運(yùn)動(dòng)控制器與傳感器以及電機(jī)驅(qū)動(dòng)器的接口電路。充分發(fā)揮了DSP強(qiáng)大的運(yùn)算能力和FPGA的并行處理能力。具有信息處理能力強(qiáng)、模塊化程度高、編程容易、運(yùn)動(dòng)控制精度高等優(yōu)點(diǎn)，可以實(shí)現(xiàn)高精度的速度環(huán)和位置環(huán)的雙閉環(huán)控制，能夠滿足運(yùn)動(dòng)控制器的實(shí)時(shí)性和精確性要求。
標(biāo)簽： FPGA DSP 運(yùn)動(dòng)控制器
上傳時(shí)間： 2013-11-15
上傳用戶：亞亞娟娟123
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2013-11-23
上傳用戶：青春給了作業(yè)95
基于通用GPU并行計(jì)算技術(shù)，結(jié)合遙感圖像數(shù)據(jù)融合處理特點(diǎn)，利用NVIDIA公司的CUDA編程框架，在其 GPU平臺(tái)上對(duì)BROVEY變換和YIQ變換融合算法進(jìn)行了并行研究與實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，隨著遙感圖像融合算法的計(jì)算復(fù)雜度、融合處理的問題規(guī)模逐漸增加，GPU并行處理的加速性能優(yōu)勢(shì)也逐漸增大，GPU通用計(jì)算技術(shù)在遙感信息處理領(lǐng)域具有廣闊的應(yīng)用前景。
上傳時(shí)間： 2013-12-10
上傳用戶：kangqiaoyibie
基于Message-Passing Interface （ MPI）的編程環(huán)境，以PML （Perfectly Matched Layer）為吸收邊界條件，討論了時(shí)域有限差分法FDTD的三維并行運(yùn)算情況。通過一定的數(shù)值計(jì)算，定量地給出了MPI下FDTD并行算法中的網(wǎng)格數(shù)、進(jìn)程數(shù)、分割方式三者之間的關(guān)系以及對(duì)計(jì)算效率的影響。
標(biāo)簽： FDTD MPI 并行運(yùn)算 分
上傳時(shí)間： 2013-11-05
上傳用戶：啊颯颯大師的
將軟件構(gòu)件化開發(fā)技術(shù)應(yīng)用至RFID領(lǐng)域.基于領(lǐng)域工程的分析方法，對(duì)RFID領(lǐng)域內(nèi)變化性需求進(jìn)行封裝、隔離和抽象，分析出RFID體系架構(gòu)，提煉出RFID軟件構(gòu)件模型。針對(duì)構(gòu)件的管理，研究了RFID構(gòu)件的分類方法，提出刻面分類法，并詳細(xì)描述RFID軟件構(gòu)件分類的刻面及每個(gè)刻面的術(shù)語空間。
標(biāo)簽： RFID 軟件 構(gòu)件化 開發(fā)技術(shù)
上傳時(shí)間： 2013-11-02
上傳用戶：龍飛艇
為了解決電子偵察接收機(jī)中同時(shí)到達(dá)信號(hào)的接收問題，從傳統(tǒng)的低通濾波器結(jié)構(gòu)出發(fā)，給出了一種無盲區(qū)高效數(shù)字信道化接收模型。信道化之后進(jìn)行瞬時(shí)幅度和相位差提取。通過系統(tǒng)仿真，驗(yàn)證了該信道化模型的正確性；通過搭建信道化接收機(jī)的硬件平臺(tái)并對(duì)實(shí)際系統(tǒng)測(cè)試，驗(yàn)證了瞬時(shí)幅度及相位差測(cè)試的正確性。
上傳時(shí)間： 2013-11-25
上傳用戶：fanboynet
介紹了一種基于多DSP的并行處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，以及其在分布式雷達(dá)組網(wǎng)航跡融合中的實(shí)際應(yīng)用。重點(diǎn)介紹了該系統(tǒng)由1塊系統(tǒng)主板和4塊TS201處理板卡組成的原理和結(jié)構(gòu)，即系統(tǒng)內(nèi)主板與處理板卡的板級(jí)并行設(shè)計(jì)、單塊板卡多DSP并行結(jié)構(gòu)的設(shè)計(jì)、板級(jí)間，單塊板卡內(nèi)傳輸通道的設(shè)計(jì)。通過具體應(yīng)用說明，該多DSP并行處理系統(tǒng)充分體現(xiàn)了航跡融合的實(shí)時(shí)、高速特性，作為硬件處理平臺(tái)具備高速、通用的特點(diǎn)。
標(biāo)簽： DSP 并行處理 系統(tǒng)研究
上傳時(shí)間： 2014-09-01
上傳用戶：671145514
提出了利用12c總線擴(kuò)展單片機(jī)的并行口的方法。對(duì)于不具有12C總線的單片機(jī)，可以利用其I／O口模擬來實(shí)現(xiàn)。
標(biāo)簽： I2C 總線 并行口擴(kuò)展 方面
上傳時(shí)間： 2013-10-16
上傳用戶：cursor
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