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干擾設(shè)計(jì)

以DSP為基礎之數位濾波器之設計,本計劃即是利用數位訊號處理(DSP)來設計無限脈衝響應(IIR)及有限脈衝響應(FIR)濾波器。

以DSP為基礎之數位濾波器之設計,本計劃即是利用數位訊號處理(DSP)來設計無限脈衝響應(IIR)及有限脈衝響應(FIR)濾波器。

標簽： DSP IIR FIR 濾波器

上傳時間： 2013-12-25

上傳用戶：kristycreasy
經典教程,錢能的c++程序設計教程,找了好久的

經典教程,錢能的c++程序設計教程,找了好久的

標簽： 教程程序

上傳時間： 2014-01-11

上傳用戶：417313137
Delphi中工作列狀態區的設計參考文件資料

Delphi中工作列狀態區的設計參考文件資料

標簽： Delphi

上傳時間： 2013-12-16

上傳用戶：gxmm
TC&MSC高階函式庫設計技術, 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.

TC&MSC高階函式庫設計技術, 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.

標簽： MSC DOS 程式 TC

上傳時間： 2014-01-21

上傳用戶：lijinchuan
這一篇論文的標題為「適應性BIC-MIMO-OFDM系統的性能分析和接收器設計」是2007發表的

這一篇論文的標題為「適應性BIC-MIMO-OFDM系統的性能分析和接收器設計」是2007發表的

標簽： BIC-MIMO-OFDM 2007 系統性能分析

上傳時間： 2016-01-14

上傳用戶：BIBI
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計這段程式碼主要是把資料儲存到config.txt這個檔案中

需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。

標簽： Python Constructor config 2.3

上傳時間： 2014-01-17

上傳用戶：zhenyushaw
將Verilog設計轉成VHDL設計的程式

將Verilog設計轉成VHDL設計的程式

標簽： Verilog VHDL 程式

上傳時間： 2016-01-18

上傳用戶：lifangyuan12
將VHDL設計轉換成Verilog設計的程式

將VHDL設計轉換成Verilog設計的程式

標簽： Verilog VHDL 程式

上傳時間： 2016-01-18

上傳用戶：wkchong
JPEG的硬體設計採用的是VHDL設計,有源碼

JPEG的硬體設計採用的是VHDL設計,有源碼

標簽： JPEG VHDL 有源

上傳時間： 2016-01-18

上傳用戶：agent
使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)

使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)

標簽： WiMax FPGA OFDM VHDL

上傳時間： 2016-01-22

上傳用戶：zhuyibin