<input id="6ayoq"></input>
<pre id="6ayoq"></pre> 隨著國(guó)民經(jīng)濟(jì)的發(fā)展，電力電子設(shè)備得到廣泛應(yīng)用，使得電網(wǎng)中的諧波污染越來(lái)越嚴(yán)重，極大地危害了電力設(shè)備的安全運(yùn)行。電網(wǎng)中的諧波成份非常復(fù)雜，因此諧波的檢測(cè)分析，是消除或降低諧波污染的前提。 通過(guò)大量資料的收集、閱讀及相關(guān)技術(shù)的研究，本文分析了嵌入式系統(tǒng)在電力系統(tǒng)測(cè)控中的應(yīng)用優(yōu)勢(shì)，設(shè)計(jì)了以ARM7TDMI內(nèi)核處理器LPC2214為核心的電網(wǎng)諧波檢測(cè)分析系統(tǒng)。系統(tǒng)主要實(shí)現(xiàn)低壓配電網(wǎng)三相電壓、電流的諧波檢測(cè)與分析，包括電量數(shù)據(jù)采集和諧波分析兩個(gè)部分。詳細(xì)分析了諧波檢測(cè)分析系統(tǒng)的工作原理，明確了系統(tǒng)功能需求，對(duì)系統(tǒng)各模塊進(jìn)行了設(shè)計(jì)，通過(guò)多路同步采集將電網(wǎng)電量數(shù)據(jù)輸入系統(tǒng)，在處理器中完成數(shù)據(jù)倒序處理和快速傅立葉變換等相關(guān)的運(yùn)算處理工作，可以得到各次諧波含量。 通過(guò)文中設(shè)計(jì)的硬件同步電路，可以準(zhǔn)確獲得電網(wǎng)信號(hào)三相電壓與電流周期，通過(guò)同步采樣的方法，消除或減小因快速傅立葉變換存在的頻譜泄漏和柵欄效應(yīng)的誤差。結(jié)合諧波檢測(cè)分析的需求與FFT算法的特點(diǎn)，為了減小響應(yīng)時(shí)間，提高運(yùn)算速度，采用了實(shí)序列快速傅立葉變換對(duì)數(shù)據(jù)的整合運(yùn)算，即通過(guò)一次快速傅立葉變換運(yùn)算，完成各相電流與電壓兩組數(shù)據(jù)從時(shí)域到頻域的轉(zhuǎn)換，并分析得到頻域幅值和時(shí)域幅值之間的線性關(guān)系，避免了傅立葉反變換運(yùn)算，提高了運(yùn)算速度，實(shí)現(xiàn)諧波的準(zhǔn)確檢測(cè)。 最后經(jīng)過(guò)樣機(jī)測(cè)試證明，本文設(shè)計(jì)的電網(wǎng)諧波檢測(cè)與分析系統(tǒng)能夠準(zhǔn)確、可靠的實(shí)現(xiàn)諧波含量的檢測(cè)與分析。
標(biāo)簽： ARM 電網(wǎng)諧波 檢測(cè) 分
上傳時(shí)間： 2013-07-10
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三相spwm信號(hào)是由高頻載波和三相調(diào) 制波比較而得的，三相svpwm信號(hào)也可理解為由高頻載波和三相調(diào)制波比較而得，區(qū)別是前者的三相調(diào)制波是三相對(duì)稱的正弦波，后者的三相調(diào)制波是三相對(duì)稱的馬鞍形波，馬鞍形波由正弦波和一定幅值的三次諧波復(fù)合而成。但令人回味的是，svpwm的最初出現(xiàn)和發(fā)展卻和以上思路大相徑庭，其完全從空間矢量的角度出發(fā)，后來(lái)人們才發(fā)現(xiàn)svpwm和spwm的以上淵源[1]。至今svpwm已在三相或多相逆變器中得以廣泛應(yīng)用，其原因有兩個(gè)，一是采用svpwm的逆變器輸出相電壓中的基波含量高于采用spwm的逆變器[2][3]，二是dsp的快速運(yùn)算能力可以實(shí)時(shí)計(jì)算開(kāi)關(guān)時(shí)間。但在實(shí)際應(yīng)用svpwm時(shí)，往往對(duì)以下問(wèn)題感到疑惑：svpwm算法的推導(dǎo)、開(kāi)關(guān)向量的選擇、dsp的實(shí)現(xiàn)、逆變器輸出相電壓有效值的大小。本文的內(nèi)容將有助這些疑惑的解決，更靈活地應(yīng)用svpwm算法。
上傳時(shí)間： 2013-06-05
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論文研究了基于Bayer格式的CCD原始圖像的顏色插值算法，并將設(shè)計(jì)的改進(jìn)算法應(yīng)用到以FPGA為核心的圖像采集前端。出于對(duì)成本和體積的考慮，一般的數(shù)字圖像采集系統(tǒng)采用單片CCD或CMOS圖像傳感器，然后在感光表面覆蓋一層顏色...
上傳時(shí)間： 2013-08-04
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SVPWM算法的DSP源碼，實(shí)現(xiàn)逆變輸出與電網(wǎng)電壓同頻同相，并能跟蹤市電幅值變化
上傳時(shí)間： 2013-07-20
上傳用戶：yd19890720
一種計(jì)算高階矩陣奇異值分解的FPGA實(shí)現(xiàn)方法。
標(biāo)簽： FPGA 計(jì)算 矩陣 奇異值分解
上傳時(shí)間： 2013-08-21
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信號(hào)發(fā)生器輸出幅值與輸出阻抗的關(guān)系
標(biāo)簽： 信號(hào)發(fā)生器 輸出 幅值 輸出阻抗
上傳時(shí)間： 2014-12-03
上傳用戶：luke5347
針對(duì)傳統(tǒng)的雙線性插值法在對(duì)圖像進(jìn)行插值后會(huì)不可避免的產(chǎn)生邊緣模糊的問(wèn)題，提出了一種改進(jìn)的線性插值法，該算法首先把待插值點(diǎn)分為三類，然后分別選取合適的已知點(diǎn)進(jìn)行插值。通過(guò)對(duì)經(jīng)典圖像lena和pepper進(jìn)行插值的實(shí)驗(yàn)結(jié)果表明，該算法的插值效果與雙立方法相當(dāng)，但計(jì)算量遠(yuǎn)遠(yuǎn)小于雙立方，能有效的保持圖像邊緣信息，提高了圖像質(zhì)量。
上傳時(shí)間： 2014-01-17
上傳用戶：杏簾在望
SIFT算法具有旋轉(zhuǎn)、平移、尺度縮放和亮度的變化保持不變性的優(yōu)點(diǎn)，也有算法復(fù)雜、計(jì)算時(shí)間長(zhǎng)的缺點(diǎn)。本文提出了以街區(qū)距離代替歐式距離的新方法，來(lái)提高SIFT特征匹配效率，縮短匹配時(shí)間，提高SIFT算法的實(shí)時(shí)性。實(shí)驗(yàn)結(jié)果表明，該方法在保持圖像匹配率和算法魯棒性的同時(shí)，可以減少運(yùn)算時(shí)間。
上傳時(shí)間： 2013-10-28
上傳用戶：zhangzhenyu
基于遺傳算法的組合邏輯電路的自動(dòng)設(shè)計(jì)，依據(jù)給出的真值表，利用遺傳算法自動(dòng)生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實(shí)現(xiàn)的方法在速度上往往受到本質(zhì)是串行計(jì)算的計(jì)算機(jī)制約，因此采用硬件化設(shè)計(jì)具有重要的意義。為了證明基于FPGA的遺傳算法的高效性，設(shè)計(jì)了遺傳算法的各個(gè)模塊，實(shí)現(xiàn)了基于FPGA的遺傳算法。
標(biāo)簽： FPGA 算法 電路設(shè)計(jì) 組合邏輯
上傳時(shí)間： 2014-01-08
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在RC橋式正弦波振蕩電路的研究中，一般文獻(xiàn)只給出電路的振蕩條件、起振條件、振蕩頻率等技術(shù)指標(biāo)，而不涉及電路輸出幅值的大小。本文通過(guò)理論分析、Multisim仿真實(shí)驗(yàn)測(cè)試，研究了決定電路輸出幅值的因素，即輸出電壓的幅值與電路起振時(shí)電壓放大倍數(shù)的大小有關(guān)，在電路的線性工作范圍內(nèi)，起振時(shí)電壓放大倍數(shù)比3大得越多，最后的穩(wěn)定輸出電壓幅值也越大。研究結(jié)論有利于系統(tǒng)地研究振蕩電路的構(gòu)成及電路元件參數(shù)的選擇。
上傳時(shí)間： 2013-11-03
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