生物醫學信號是源于一個生物系統的一類信號，像心音、腦電、生物序列和基因以及神經活動等，這些信號通常含有與生物系統生理和結構狀態相關的信息，它們對這些系統狀態的研究和診斷具有很大的價值。信號拾取、采集和處理的正確與否直接影響到生物醫學研究的準確性，如何有效地從強噪聲背景中提取有用的生物醫學信號是信號處理技術的重要問題。 設計自適應濾波器對帶有工頻干擾的生物醫學信號進行濾波，從而消除工頻干擾，獲得最佳的濾波效果是本研究要解決的問題。生物醫學信號具有信號弱、噪聲強、頻率范圍較低、隨機性強等特點。由于心電(electrocardiogram，ECG)信號的確定性、穩定性、規則性都比其他生物信號高，便于準確評估和檢測濾波效果，本研究采用ECG信號作為原始的模板信號。 本研究將新的電子芯片技術與現代信號處理技術相結合，從過去單一的軟件算法研究，轉向軟件與硬件結合，從而提高自適應速度和精度，而且可以使系統的開發周期縮短、成本降低、容易升級和變更。 采用現場可編程邏輯器件(Field Programmable Gate Array，FPGA)作為新的ECG快速提取算法的硬件載體，加快信號處理的速度。為了將ECG快速提取算法轉換為常用的適合于FPGA芯片的定點數算法，研究中詳細分析了定點數的量化效應對自適應噪聲消除器的影響，以及對浮點數算法和定點數算法的復合自適應濾波器的各種參數的選擇，如步長因子和字長選擇。研究中以定點數算法中的步長因子和字長選擇，作為FPGA設計的基礎，利用串并結合的硬件結構實現自適應濾波器，并得到了預期的效果，準確提取改善后的ECG信號。 研究中，在MATLAB(Matrix Laboratry)軟件的環境下模擬，選取帶有50Hz工頻干擾的不同信噪比的ECG原始信號，在浮點數情況下，原始信號通過采用最小均方LMS(LeastMean Squares)算法的浮點數自適應濾波器后，根據信噪比的改善和收斂速度，確定不同的最佳μ值，并在定點數情況下，在最佳μ值的情況下，原始信號通過采用LMs算法的定點數自適應濾波器后，根據信噪比的改善效果和采用硬件的經濟性，確定最佳的定點數。并了解LMS算法中步長因子、定點數字長值對信號信噪比、收斂速度和硬件經濟性的影響。從而得出針對含有工頻干擾的不同信噪比的原始ECG，應該采用什么樣的μ值和什么樣的定點數才能對原始ECG的改善和以后的硬件實現取得最佳的效果，并根據所得到的數據和結果，在FPGA上實現自適應濾波器，使自適應濾波器能對帶有工頻干擾的ECG原始信號有最佳的濾波效果。
上傳時間： 2013-04-24
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介紹了一種新型線性自動跟蹤工頻陷波器的電路結構。該陷波器應用于電子束曝光機束流測量電路中，用來抑制工頻干擾對測量精度的影響。基于對自動跟蹤陷波器的基本工作原理分析，陷波器采用了頻率/電壓轉換器與壓控帶阻濾波器相結合的設計方案，成功地解決了工頻頻偏對常規工頻陷波器濾波性能的嚴重影響問題。提出了提高抑制工頻干擾能力的設計要點和電路調試方法。通過性能指標的測試和長期實際運行應用，證明陷波器滿足了電子束測量中對工頻干擾進行強抑制的要求，提高了電子束曝光機的制版質量。
上傳時間： 2013-11-13
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
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7400 2輸入端四與非門 7401 集電極開路2輸入端四與非門 7402 2輸入端四或非門 7403 集電極開路2輸入端四與非門 7404 六反相器 7405 集電極開路六反相器 7406 集電極開路六反相高壓驅動器 7407 集電極開路六正相高壓驅動器 7408 2輸入端四與門 7409 集電極開路2輸入端四與門 7410 3輸入端3與非門 74107 帶清除主從雙J-K觸發器 74109 帶預置清除正觸發雙J-K觸發器 7411 3輸入端3與門 74112 帶預置清除負觸發雙J-K觸發器 7412 開路輸出3輸入端三與非門 74121 單穩態多諧振蕩器 74122 可再觸發單穩態多諧振蕩器 74123 雙可再觸發單穩態多諧振蕩器 74125 三態輸出高有效四總線緩沖門 74126 三態輸出低有效四總線緩沖門 7413 4輸入端雙與非施密特觸發器 74132 2輸入端四與非施密特觸發器 74133 13輸入端與非門 74136 四異或門 74138 3-8線譯碼器/復工器 74139 雙2-4線譯碼器/復工器 7414 六反相施密特觸發器 74145 BCD—十進制譯碼/驅動器 7415 開路輸出3輸入端三與門 74150 16選1數據選擇/多路開關 74151 8選1數據選擇器 74153 雙4選1數據選擇器 74154 4線—16線譯碼器
上傳時間： 2014-01-10
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smt 是一個前景廣闊的行業，此篇講述了pcb的制造工藝
標簽： smt
上傳時間： 2015-06-20
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realize overlapped-add method ％[y]=overlpadd(x,h,Nfft) ％y:output sequence ％x:input sequence ％h:filter impulse response sequence ％Nfft:points of each DFT operation ％重疊相加法實現分段卷積
標簽： sequence overlapped-add overlpadd realize
上傳時間： 2015-07-22
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本書以最新的資訊家電、智慧型手機、PDA產品為出發點，廣泛並深入分析相關的嵌入式系統技術。 適合閱讀： 產品主管、系統設計分析人員、欲進入此領域的工程師、大專院校教學. 本書效益： 為開發嵌入式系統產品必備入門聖經 進入嵌入式系統領域的寶典 第三代行動通訊終端設備與內容服務的必備知識.
上傳時間： 2015-09-03
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qemu性能直逼VMware的仿真器QEMU 的模擬速度約為實機的 25％；約為 Bochs 的 60 倍。Plex86、User-Mode-Linux、VMware 和 Virtual PC 則比 QEMU 快一點，但 Bochs 需要特定的 Kernel Patch；User-Mode-Linux 的 Guest System 必須為 Linux；VMware 和 Virtual PC 則需要在 Guest System 上安裝特定的 Driver，且它們是針對作業系統而進行模擬，並不能說是完整的模擬器。所以 QEMU 仍不失為極優秀的 x86 模擬器。
標簽： VMware User-Mode-Linux Virtual Bochs
上傳時間： 2014-06-04
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8051 串行接口是一個可編程的全雙工串行通訊接口。它可用作異步通訊方式（UART），與串行傳送信息的外 部設備相連接，或用于通過標準異步通訊協議進行全雙工的8051 多機系統也可以通過同步方式，使用TTL 或CMOS 移位寄存器來擴充I/O 口。
上傳時間： 2013-12-16
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8051 串行接口是一個可編程的全雙工串行通訊接口。它可用作異步通訊方式（UART），與串行傳送信息的外 部設備相連接，或用于通過標準異步通訊協議進行全雙工的8051 多機系統也可以通過同步方式，使用TTL 或CMOS 移位寄存器來擴充I/O 口。
上傳時間： 2013-12-01
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