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嵌入式設(shè)計(jì)

TC&MSC高階函式庫設計技術, 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.

TC&MSC高階函式庫設計技術, 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.

標簽： MSC DOS 程式 TC

上傳時間： 2014-01-21

上傳用戶：lijinchuan
這一篇論文的標題為「適應性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設計」是2007發(fā)表的

這一篇論文的標題為「適應性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設計」是2007發(fā)表的

標簽： BIC-MIMO-OFDM 2007 系統(tǒng) 性能分析

上傳時間： 2016-01-14

上傳用戶：BIBI
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計這段程式碼主要是把資料儲存到config.txt這個檔案中

需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區(qū)隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。

標簽： Python Constructor config 2.3

上傳時間： 2014-01-17

上傳用戶：zhenyushaw
將Verilog設計轉(zhuǎn)成VHDL設計的程式

將Verilog設計轉(zhuǎn)成VHDL設計的程式

標簽： Verilog VHDL 程式

上傳時間： 2016-01-18

上傳用戶：lifangyuan12
將VHDL設計轉(zhuǎn)換成Verilog設計的程式

將VHDL設計轉(zhuǎn)換成Verilog設計的程式

標簽： Verilog VHDL 程式

上傳時間： 2016-01-18

上傳用戶：wkchong
JPEG的硬體設計採用的是VHDL設計,有源碼

JPEG的硬體設計採用的是VHDL設計,有源碼

標簽： JPEG VHDL 有源

上傳時間： 2016-01-18

上傳用戶：agent
使用FPGA設計WiMax接收機之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設計WiMax接收機之OFDM同步硬體電路(內(nèi)附VHDL code)

標簽： WiMax FPGA OFDM VHDL

上傳時間： 2016-01-22

上傳用戶：zhuyibin
一個簡單的游戲設計...好好玩的

一個簡單的游戲設計...好好玩的

標簽：

上傳時間： 2013-12-31

上傳用戶：edisonfather
倒數(shù)計時器提供時間到關機的功能可自由設定是否關機或者提供警示

倒數(shù)計時器提供時間到關機的功能可自由設定是否關機或者提供警示

標簽：

上傳時間： 2016-02-02

上傳用戶：lepoke
這是一個修改Oreilly Java 網(wǎng)路程式設計範例的程式主要是將裡面的一個小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/

這是一個修改Oreilly Java 網(wǎng)路程式設計範例的程式主要是將裡面的一個小程式加上視窗管理者介面方便使用使用環(huán)境：需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/ 如環(huán)境設定OK，在windows直接點選執(zhí)行即可如在其他OS(unix-like) java -jar nsLookUp.jar

標簽： JAVA_HOME Oreilly Java path

上傳時間： 2014-01-15

上傳用戶：1966640071

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