模糊C-均值聚類算法是一種無監(jiān)督圖像分割技術(shù)，但存在著初始隸屬度矩陣隨機(jī)選取的影響，可能收斂到局部最優(yōu)解的缺點(diǎn)。提出了一種粒子群優(yōu)化與模糊C-均值聚類相結(jié)合的圖像分割算法，根據(jù)粒子群優(yōu)化算法強(qiáng)大的全局搜索能力，有效地避免了傳統(tǒng)的FCM對(duì)隨機(jī)初始值的敏感，容易陷入局部最優(yōu)的缺點(diǎn)。實(shí)驗(yàn)表明，該算法加快了收斂速度，提高了圖像的分割精度。
上傳時(shí)間： 2013-10-25
上傳用戶：llandlu
PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
上傳用戶：pei5
LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)......... 2 2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用............ 2 3. 基準(zhǔn)點(diǎn) (光學(xué)點(diǎn)) -for SMD:........... 4 4. 標(biāo)記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項(xiàng) (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設(shè)計(jì)............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時(shí)間： 2013-12-20
上傳用戶：康郎
一直以來， 電子電路斷路器( E C B ) 都是由一個(gè)MOSFET、一個(gè) MOSFET 控制器和一個(gè)電流檢測(cè)電阻器所組成的。
上傳時(shí)間： 2013-10-18
上傳用戶：qwerasdf
電容的標(biāo)識(shí)和容量
標(biāo)簽： 容的標(biāo)識(shí) 容量
上傳時(shí)間： 2013-10-29
上傳用戶：wayne595
18650電池容量辨別
上傳時(shí)間： 2013-10-30
上傳用戶：zhengzg
經(jīng)由改變外部閘極電阻(gate resistors)或增加一個(gè)跨在汲極(drain)和源極(source)的小電容來調(diào)整MOSFET的di/dt和dv/dt，去觀察它們?nèi)绾螌?duì)EMI產(chǎn)生影響。然後我們可了解到如何在效率和EMI之間取得平衡。我們拿一個(gè)有著單組輸出+12V/4.1A及初級(jí)側(cè)MOSFET AOTF11C60 (αMOSII/11A/600V/TO220F) 的50W電源轉(zhuǎn)接器(adapter)來做傳導(dǎo)性及輻射性EMI測(cè)試。
上傳時(shí)間： 2014-09-08
上傳用戶：swing
2012TI杯陜西賽題H題，2012TI杯陜西賽題C題--簡(jiǎn)易直流電子負(fù)載。
標(biāo)簽： 2012 TI 直流電子負(fù)載
上傳時(shí)間： 2013-10-17
上傳用戶：wangfei22
UPS后備蓄電池容量計(jì)算方法介紹
上傳時(shí)間： 2013-10-22
上傳用戶：youke111
根據(jù)工程實(shí)踐經(jīng)驗(yàn), 介紹了幾種常用的無功補(bǔ)償容量選擇方法。詳細(xì)描述了根據(jù)提高功率因數(shù)、降低線損、提高末端電壓、經(jīng)濟(jì)無功負(fù)荷的需要及統(tǒng)計(jì)估算法等來選擇無功補(bǔ)償容量, 并進(jìn)行了相關(guān)計(jì)算。所介紹的選擇方法為確定經(jīng)濟(jì)合理的無功補(bǔ)償容量提供了參考價(jià)值。
標(biāo)簽： 電網(wǎng) 無功補(bǔ)償 容量
上傳時(shí)間： 2013-11-24
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