隨著信息技術(shù)的發(fā)展，數(shù)字信號(hào)的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門(mén)得到越來(lái)越廣泛的應(yīng)用，這些應(yīng)用中對(duì)數(shù)字信號(hào)的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號(hào)傳輸效率低，嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開(kāi)放性、軟件兼容性等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。但是，由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點(diǎn)，常常需要專用的接口芯片作為橋接，為了解決這一系列問(wèn)題，本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實(shí)現(xiàn)方案，支持PCI突發(fā)訪問(wèn)方式，突發(fā)長(zhǎng)度為8至128個(gè)雙字長(zhǎng)度，核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8，容量為6000個(gè)邏輯宏單元，速度為-8，編譯后系統(tǒng)速度可以達(dá)到80MHz，取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面，特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個(gè)功能模塊的設(shè)計(jì)方案和硬件電路實(shí)現(xiàn)方法，著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式，采用模塊化的方法設(shè)計(jì)了內(nèi)部控制邏輯，并進(jìn)行了相關(guān)的時(shí)序仿真和邏輯驗(yàn)證，硬件需要軟件的配合才能實(shí)現(xiàn)其功能，因此設(shè)備驅(qū)動(dòng)程序的設(shè)計(jì)是一個(gè)重要部分，論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動(dòng)模式的組成、開(kāi)發(fā)設(shè)備驅(qū)動(dòng)程序的工具以及開(kāi)發(fā)系統(tǒng)實(shí)際硬件的設(shè)備驅(qū)動(dòng)程序時(shí)的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù)，對(duì)PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計(jì)。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實(shí)現(xiàn)。
上傳時(shí)間： 2013-05-22
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該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術(shù)，設(shè)計(jì)了一種便攜式的振動(dòng)頻譜分析儀，用于旋轉(zhuǎn)機(jī)械的故障監(jiān)測(cè)和診斷。以SOPC技術(shù)為手段，將信號(hào)采集和信號(hào)處理電路通過(guò)可編程片上系統(tǒng)來(lái)實(shí)現(xiàn)，其特點(diǎn)是將對(duì)ADC的控制、數(shù)字信號(hào)的濾波、快速傅立葉變換的設(shè)計(jì)，通過(guò)FPGA芯片集成在一起，以NIOS Ⅱ來(lái)完成32位CPU的狀態(tài)控制功能。工程機(jī)械、汽車(chē)車(chē)輛中都存在諸如發(fā)動(dòng)機(jī)類(lèi)的旋轉(zhuǎn)機(jī)械，這類(lèi)設(shè)備的異常振動(dòng)往往會(huì)影響正常工作，嚴(yán)重時(shí)還會(huì)出現(xiàn)各種重大事故，該分析儀可以實(shí)時(shí)地或定期地對(duì)發(fā)動(dòng)機(jī)、齒輪箱等旋轉(zhuǎn)機(jī)械進(jìn)行振動(dòng)頻譜分析和監(jiān)測(cè)，運(yùn)用于民用機(jī)械能產(chǎn)生非常好的經(jīng)濟(jì)效益。 該論文從四個(gè)方面進(jìn)行了研究工作。其一，利用FPGA對(duì)ADC芯片的工作進(jìn)行控制，使其在規(guī)定的時(shí)間內(nèi)與DSP模塊進(jìn)行數(shù)據(jù)交換，并對(duì)ADC各引腳時(shí)序進(jìn)行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語(yǔ)言程序。其二，采用SOPC Builder設(shè)計(jì)開(kāi)發(fā)，實(shí)現(xiàn)了基于NIOS Ⅱ的32位CPU軟核，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問(wèn)用戶自定義邏輯。對(duì)頂層設(shè)計(jì)產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強(qiáng)大功能進(jìn)行DSP模塊設(shè)計(jì)，開(kāi)發(fā)出了FIR和FFT等功能模塊，并且添加到SOPC系統(tǒng)中，使其可以由NIOS Ⅱ很容易的調(diào)用。其四，在NIOS Ⅱ系統(tǒng)中添加了uC/OS Ⅱ操作系統(tǒng)，提高了整個(gè)系統(tǒng)的穩(wěn)定性，并且降低了開(kāi)發(fā)難度，提高了系統(tǒng)升級(jí)的能力。由于整個(gè)設(shè)計(jì)是基于FPGA開(kāi)發(fā)的，所以該系統(tǒng)包括了所有FPGA系統(tǒng)的特點(diǎn)，包括并行的DSP處理、在系統(tǒng)可編程、升級(jí)簡(jiǎn)單等特點(diǎn)，極易使設(shè)計(jì)產(chǎn)品化。
標(biāo)簽： FPGA 便攜式 振動(dòng)頻譜 分析儀
上傳時(shí)間： 2013-04-24
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RealView Developer Suite工具是ARM公司是推出的新一代ARM集成開(kāi)發(fā)工具。支持所有ARM 系列核，并與眾多第三方實(shí)時(shí)操作系統(tǒng)及工具商合作簡(jiǎn)化開(kāi)發(fā)流程。開(kāi)發(fā)工具包含以下組件： ? 完全優(yōu)化的ISO C/C++編譯器 ? C++ 標(biāo)準(zhǔn)模板庫(kù) ? 強(qiáng)大的宏編譯器 ? 支持代碼和數(shù)據(jù)復(fù)雜存儲(chǔ)器布局的連接器 ? 可選 GUI調(diào)試器 ? 基于命令行的符號(hào)調(diào)試器(armsd) ? 指令集仿真器 ? 生成無(wú)格式二進(jìn)制工具、Intel 32位和Motorola 32位ROM映像代碼
上傳時(shí)間： 2013-08-02
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Keil是目前最流行的開(kāi)發(fā)單片機(jī)的軟件工具，Keil編輯器提供了包括C編譯器，宏匯編，連接器，庫(kù)管理和一個(gè)功能強(qiáng)大的仿真調(diào)試器等在內(nèi)的完整的開(kāi)發(fā)方案，通過(guò)一個(gè)集成開(kāi)發(fā)環(huán)境將這些部分組合在一起。
上傳時(shí)間： 2013-06-01
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在3G移動(dòng)通信網(wǎng)絡(luò)建設(shè)中，如何實(shí)現(xiàn)密集城區(qū)的無(wú)線網(wǎng)絡(luò)覆蓋是目前基站的發(fā)展方向。目前網(wǎng)絡(luò)覆蓋理念的核心思想就把傳統(tǒng)宏基站的基帶處理和射頻部分分離，分成基帶處理單元和射頻拉遠(yuǎn)單元兩個(gè)設(shè)備，這樣既節(jié)省空間、降低設(shè)置成本，又提高了組網(wǎng)效率。本文研究的數(shù)字收發(fā)機(jī)用于WCDMA基站系統(tǒng)的射頻拉遠(yuǎn)單元中，實(shí)現(xiàn)移動(dòng)通信網(wǎng)中射頻信號(hào)的傳輸工作。 數(shù)字收發(fā)機(jī)主要由射頻處理部分、模數(shù)/數(shù)模轉(zhuǎn)換部分、數(shù)字上下變頻處理部分、接口轉(zhuǎn)換以及數(shù)字光模塊組成。本文研究的重點(diǎn)是數(shù)字上下變頻處理部分。設(shè)計(jì)采用軟件無(wú)線電的架構(gòu)和FPGA技術(shù)，所設(shè)計(jì)的數(shù)字上下變頻部分可以在不修改硬件電路的基礎(chǔ)上只需修改軟件部分的參數(shù)則可實(shí)現(xiàn)多種頻率的變頻處理，極大地降低了開(kāi)發(fā)成本，且縮短了開(kāi)發(fā)周期。 根據(jù)系統(tǒng)設(shè)計(jì)的設(shè)計(jì)要求，以及現(xiàn)有芯片使用情況比較，本文選用Altera公司的：FPGA芯片，應(yīng)用公司提供的Dspbuilder作為系統(tǒng)級(jí)的開(kāi)發(fā)工具，應(yīng)用Quartus Ⅱ作為綜合、布局布線工具實(shí)現(xiàn)數(shù)字上下變頻處理部分設(shè)計(jì)。 本文的主要研究工作包括以下幾個(gè)部分： (1)對(duì)數(shù)字收發(fā)機(jī)的整體結(jié)構(gòu)進(jìn)行分析研究，確定數(shù)字收發(fā)機(jī)的實(shí)現(xiàn)結(jié)構(gòu)和各個(gè)部分的功能； (2)通過(guò)對(duì)數(shù)字上下變頻的相關(guān)理論的研究，分析出數(shù)字上下變頻的結(jié)構(gòu)、實(shí)現(xiàn)方法及性能； (3)通過(guò)對(duì)數(shù)控振蕩器、CIC濾波器、FIR濾波器進(jìn)行理論研究、內(nèi)部實(shí)現(xiàn)結(jié)構(gòu)以及性能分析，得出具體的參數(shù)和仿真實(shí)現(xiàn)結(jié)構(gòu)； (4)使用FPGA中的IP核技術(shù)來(lái)實(shí)現(xiàn)數(shù)字上下變頻，利用Matlab中Dspbuilder提供的IP核分別進(jìn)行NCO、CIC、FIR的仿真工作；并得出數(shù)字上下變頻的總體仿真實(shí)現(xiàn)結(jié)果； (5)對(duì)高速收發(fā)通道進(jìn)行了研究和設(shè)計(jì)，根據(jù)系統(tǒng)的要求給出了數(shù)據(jù)幀結(jié)構(gòu)，并采用Altera的第三代FPGA產(chǎn)品Stratix Ⅱ GX系列芯片實(shí)現(xiàn)了數(shù)字收發(fā)機(jī)的信號(hào)的串并/并串的接口轉(zhuǎn)換。為后續(xù)繼續(xù)研究工作奠定基礎(chǔ)。
標(biāo)簽： FPGA 數(shù)字 收發(fā)機(jī) 信號(hào)處理
上傳時(shí)間： 2013-06-21
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數(shù)據(jù)采集系統(tǒng)是信號(hào)與信息處理系統(tǒng)中不可缺少的重要組成部分，同時(shí)也是軟件無(wú)線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無(wú)線基站系統(tǒng)中的應(yīng)用越來(lái)越廣泛。為了能夠滿足目前對(duì)軟件無(wú)線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺(tái)上設(shè)計(jì)SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過(guò)FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計(jì)，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時(shí)序數(shù)字邏輯設(shè)計(jì)上，充分利用FPGA中豐富的時(shí)序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計(jì)數(shù)器等，能夠方便的完成對(duì)系統(tǒng)輸入輸出時(shí)鐘的精確控制以及根據(jù)系統(tǒng)需要對(duì)各處時(shí)序延時(shí)進(jìn)行修正。 在存儲(chǔ)器設(shè)計(jì)上，采用FPGA片內(nèi)存儲(chǔ)器。可根據(jù)系統(tǒng)需要隨時(shí)進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計(jì)上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過(guò)FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對(duì)這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過(guò)程控制上，通過(guò)VB程序編寫(xiě)了應(yīng)用于PC端的上層控制軟件。并通過(guò)并行接口實(shí)現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對(duì)系統(tǒng)工作過(guò)程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實(shí)時(shí)準(zhǔn)確的驗(yàn)證了在系統(tǒng)整個(gè)傳輸過(guò)程中數(shù)據(jù)的正確性和時(shí)序性，并極大的降低了用常規(guī)儀器觀測(cè)FPGA中眾多待測(cè)引腳的難度。 本文第四章針對(duì)FPGA中各功能模塊的邏輯設(shè)計(jì)進(jìn)行了詳細(xì)分析，并對(duì)每個(gè)模塊都給出了精確的仿真結(jié)果。同時(shí)，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計(jì)、并行接口設(shè)計(jì)、PCI接口設(shè)計(jì)、PC端控制軟件設(shè)計(jì)以及用于調(diào)試過(guò)程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對(duì)系統(tǒng)的仿真結(jié)果和測(cè)試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計(jì)圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù) 采集系統(tǒng)
上傳時(shí)間： 2013-06-09
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FPGA布局算法和軟件位于工藝映射和布線之間，是一個(gè)承上啟下的階段，對(duì)最終的布通率和時(shí)序都有著重要的影響。 本論文的工作之一便是研究旨在提高布通率的布局算法。在研究了國(guó)內(nèi)外裝箱和布局算法的基礎(chǔ)上，本文提出了一種新的結(jié)合了裝箱的布局算法框架，并稱之為"低溫交替改善的"布局算法。其基本思想是，在模擬退火的低溫階段交替的優(yōu)化裝箱和布局。本文給了基于學(xué)術(shù)界標(biāo)準(zhǔn)布局布線軟件VPR的一個(gè)軟件實(shí)現(xiàn)，并且提出了低溫的判定條件以及一種新的選擇待交換邏輯單元的方法。采用三種不同的裝箱算法作為布局輸入，基于VPR的低溫交替改善的布局算法實(shí)現(xiàn)，在布通率上，比VPR分別提高了21.3％、15.5％、10.7％。而帶來(lái)的平均額外時(shí)間開(kāi)銷(xiāo)不到20％。 FPGA布局軟件實(shí)現(xiàn)對(duì)整個(gè)FPGA CAD流程的運(yùn)行效率，算法的可擴(kuò)展性也有著不可忽視的影響。現(xiàn)代FPGA有著多樣而復(fù)雜的邏輯和布線資源。而學(xué)術(shù)界的布局軟件'VPR所面向的FPGA卻只能處理十分簡(jiǎn)單的FPGA結(jié)構(gòu)，對(duì)于宏、總線、多時(shí)鐘等實(shí)際應(yīng)用中很重要的部分都沒(méi)有考慮。本文提出了"邏輯單元層"的概念，用具有特定幾何結(jié)構(gòu)的邏輯單元層來(lái)統(tǒng)一處理多種類(lèi)型的邏輯資源。針對(duì)相對(duì)位置約束在現(xiàn)代FPGA布局軟件中的重要地位，我們提出了一種處理相對(duì)位置約束的方法。這些討論均已經(jīng)在面向Xilinx SpartanⅡ芯片布局的原型系統(tǒng)中得到了實(shí)現(xiàn)，初步證實(shí)了這些方法的可擴(kuò)展性和實(shí)用性。
標(biāo)簽： FPGA 布局 算法研究 軟件實(shí)現(xiàn)
上傳時(shí)間： 2013-06-21
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現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)能夠減少電子系統(tǒng)的開(kāi)發(fā)風(fēng)險(xiǎn)和開(kāi)發(fā)成本，縮短上市時(shí)間，降低維護(hù)升級(jí)成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開(kāi)發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線資源有效利用率的布線算法。同時(shí)由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時(shí)序問(wèn)題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結(jié)構(gòu)描述方法，對(duì)FPGA功耗模型和時(shí)序模型進(jìn)行了研究，實(shí)現(xiàn)了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學(xué)術(shù)上對(duì)FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡(jiǎn)化FPGA結(jié)構(gòu)的描述，同時(shí)由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡(jiǎn)單而靈活的接口，該方法在原型系統(tǒng)中測(cè)試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計(jì)算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動(dòng)態(tài)功耗模型和靜態(tài)功耗模型。動(dòng)態(tài)功耗的計(jì)算采用基于節(jié)點(diǎn)狀態(tài)轉(zhuǎn)換率的開(kāi)關(guān)級(jí)動(dòng)態(tài)功耗計(jì)算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計(jì)算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達(dá)式計(jì)算模型。這些功耗模型將運(yùn)用到我們后面的功耗計(jì)算和基于功耗驅(qū)動(dòng)的布線算法中。 在FPGA布線算法研究和實(shí)現(xiàn)方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結(jié)構(gòu)轉(zhuǎn)變?yōu)镕PGA布線程序可識(shí)別的布線資源圖的方法，并將基本的搜索算法運(yùn)用的FPGA布線資源圖上，實(shí)現(xiàn)FPGA的基于布通率的布線算法。在此基礎(chǔ)上，借鑒了FPGA時(shí)序分析方法，將時(shí)序分析作為布線算法的一子模塊，對(duì)基于時(shí)序的布線算法進(jìn)行了研究；同時(shí)采用了FPGA功耗模型，在布線算法實(shí)現(xiàn)中考慮了動(dòng)態(tài)功耗的問(wèn)題。最后在布線算法中實(shí)現(xiàn)兩種啟發(fā)式策略以提高可布線資源有效利用率。
上傳時(shí)間： 2013-04-24
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·《Windows CE·NET嵌入式工業(yè)用控制器及自動(dòng)控制系統(tǒng)設(shè)計(jì)》 作者：葉宏材譯者：開(kāi)本：ISBN：730210339 出版社：清華大學(xué)出版社出版日期：2005-02-01 Windows CE·NET嵌入式工業(yè)用控制器及自動(dòng)控制系統(tǒng)設(shè)計(jì)-內(nèi)容簡(jiǎn)介微軟Windows CE是一個(gè)開(kāi)放且多樣化的32位嵌入式操作系統(tǒng)。其設(shè)計(jì)目的是為符合廣泛的智能設(shè)備的需求，例如從諸
上傳時(shí)間： 2013-04-24
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51的匯編教程，感于單片機(jī)教材及自學(xué)單片機(jī)的痛苦經(jīng)歷，決定做這一版，以幫助那些和我一樣，身邊沒(méi)有一個(gè)老師可以問(wèn)的人。現(xiàn)先放上一個(gè)關(guān)于宏匯編軟件的說(shuō)明，內(nèi)容竭盡詳細(xì)。
上傳時(shí)間： 2013-06-01
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