卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計(jì)算方法進(jìn)行了簡化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺，采用Modelsim仿真器對設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過測試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間： 2013-07-23
上傳用戶：葉山豪
數(shù)字信息在有噪聲的信道中傳輸時(shí)，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯(cuò)控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛，被ITU選入第三代移動(dòng)通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺做了相應(yīng)的譯碼性能仿真。我們設(shè)計(jì)了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計(jì)上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計(jì)中采用計(jì)數(shù)器、定時(shí)器等器件實(shí)現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個(gè)ACS模塊并行運(yùn)行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲(chǔ)結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲(chǔ)器讀寫時(shí)間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計(jì)結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運(yùn)行于40MHZ系統(tǒng)時(shí)鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動(dòng)通信系統(tǒng)。
上傳時(shí)間： 2013-06-24
上傳用戶：lingduhanya
用c#編寫的 音樂播放器播放源碼 能實(shí)現(xiàn)基本本地音樂的播放功能-Written with c# music player, the local source to achieve basic music playback
上傳時(shí)間： 2013-07-22
上傳用戶：6546544
目錄 第1章 初識Protel 99SE 1．1 Protel 99SE的特點(diǎn) 1．2 Protel 99SE的安裝 1．2．1 主程序的安裝 1．2．2 補(bǔ)丁程序的安裝 1．2．3 附加程序的安裝 1．3 Protel 99SE的啟動(dòng)與工作界面 第2章 設(shè)計(jì)電路原理圖 2．1 創(chuàng)建一個(gè)新的設(shè)計(jì)數(shù)據(jù)庫 2．2 啟動(dòng)原理圖編輯器 2．3 繪制原理圖前的參數(shù)設(shè)置 2．3．1 工作窗口的打開／切換／關(guān)閉 2．3．2 工具欄的打開／關(guān)閉 2．3．3 繪圖區(qū)域的放大／縮小 2．3．4 圖紙參數(shù)設(shè)置 2．4 裝入元件庫 2．5 放置元器件 2．5．1 通過原理圖瀏覽器放置元器件 2．5．2 通過菜單命令放置元器件 2．6 調(diào)整元器件位置 2．6．1 移動(dòng)元器件 2．6．2 旋轉(zhuǎn)元器件 2．6．3 復(fù)制元器件 2．6．4 刪除元器件 2．7 編輯元器件屬性 2．8 繪制電路原理圖 2．8．1 普通導(dǎo)線連接 2．8．2 總線連接 2．8．3 輸入／輸出端口連接 2．9 Protel 99SE的文件管理 2．9．1 保存文件 2．9．2 更改文件名稱 2．9．3 打開設(shè)計(jì)文件 2．9．4 關(guān)閉設(shè)計(jì)文件 2．9．5 刪除設(shè)計(jì)文件 第3章 設(shè)計(jì)層次電路原理圖 3．1 自頂向下設(shè)計(jì)層次原理圖 3．1．1 建立層次原理圖總圖 3．1．2 建立層次原理圖功能電路原理圖 3．2 自底向上設(shè)計(jì)層次原理圖 3．3 層次原理圖總圖／功能電路原理圖之間的切換 第4章 電路原理圖的后期處理 4．1 檢查電路原理圖 4．1．1 重新排列元器件序號 4．1．2 電氣規(guī)則測試 4．2 電路原理圖的修飾 4．2．1 在原理圖瀏覽器中管理電路圖 4．2．2 對齊排列元器件 4．2．3 對節(jié)點(diǎn)／導(dǎo)線進(jìn)行整體修改 4．2．4 在電路原理圖中添加文本框 4．3 放置印制電路板布線符號 第5章 制作／編輯電路原理圖元器件庫 5．1 創(chuàng)建一個(gè)新的設(shè)計(jì)數(shù)據(jù)庫 5．2 啟動(dòng)元器件庫編輯器 5．3 編輯元器件庫的常用工具 5．3．1 繪圖工具 5．3．2 IEEE符號工具 5．4 在元器件庫中制作新元器件 5．4．1 制作新元器件前的設(shè)置 5．4．2 繪制新元器件 5．4．3 在同一數(shù)據(jù)庫下創(chuàng)建一個(gè)新的元器件庫 5．4．4 修改原有的元器件使其成為新元器件 5．4．5 從電路原理圖中提取元器件庫 第6章 生成各種原理圖報(bào)表文件 6．1 生成網(wǎng)絡(luò)表文件 6．1．1 網(wǎng)絡(luò)表文件的結(jié)構(gòu) 6．1．2 網(wǎng)絡(luò)表文件的生成方法 6．2 生成元器件材料清單列表 6．3 生成層次原理圖組織列表 6．4 生成層次原理圖元器件參考列表 6．5 生成元器件引腳列表 第7章 設(shè)計(jì)印制電路板 7．1 肩動(dòng)印制電路板編輯器 7．2 PCB的組成 7．3 PCB中的元器件 7．3．1 PCB中的元器件組成 7．3．2 PCB中的元器件封裝 7．4 設(shè)置工作層面 7．5 設(shè)置PCB工作參數(shù) 7．5．1 設(shè)置布線參數(shù) 7．5．2 設(shè)置顯示模式 7．5．3 設(shè)置幾何圖形顯示／隱藏功能 7．6 對PCB進(jìn)行布線 7．6．1 準(zhǔn)備電路原理圖并設(shè)置元器件屬性 7．6．2 啟動(dòng)印制電路板編輯器 7．6．3 設(shè)定PCB的幾何尺寸 7．6．4 加載元器件封裝庫 7．6．4 裝入網(wǎng)絡(luò)表 7．6．5 調(diào)整元器件布局 7．6．6 修改元器件標(biāo)灃 7．6．7 自動(dòng)布線參數(shù)設(shè)置 7．6．8 自動(dòng)布線器參數(shù)設(shè)置 7．6．9 選擇自動(dòng)布線方式 7．6．10 手動(dòng)布線 7．7 PCB布線后的手動(dòng)調(diào)整 7．7．1 增加元器件封裝 7．7．2 手動(dòng)調(diào)整布線 7．7．3 手動(dòng)調(diào)整布線寬度 7．7．4 補(bǔ)淚焊 7．7．5 在PcB上放置漢字 7．8 通過PCB編輯瀏覽器進(jìn)行PCB的管理 7．8．1 設(shè)置網(wǎng)絡(luò)顏色屬性 7．8．2 快速查找焊盤 7．9 顯示PCB的3D效果圖 7．10 生成PCB鉆孔文件報(bào)表 ......
標(biāo)簽： Protel 99 SE 電路設(shè)計(jì)
上傳時(shí)間： 2013-06-17
上傳用戶：wanqunsheng
AD/DA轉(zhuǎn)化器，電子硬件工程師必備。比較基礎(chǔ)的入門知識，一起分享一下。
標(biāo)簽： AD DA 轉(zhuǎn)化器
上傳時(shí)間： 2013-07-09
上傳用戶：科學(xué)怪人
本文以某型號接收機(jī)的應(yīng)用為背景，主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實(shí)現(xiàn)、仿真測試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計(jì)的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號接收機(jī)，經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時(shí)間： 2013-04-24
上傳用戶：waizhang
超聲波霧化器:將水通過高頻震蕩產(chǎn)生微小的粒子達(dá)到霧化效果
標(biāo)簽： 超聲波霧化器
上傳時(shí)間： 2013-08-05
上傳用戶：dongqiangqiang
混合信號示波器 (MSO) 已成為 當(dāng)今嵌入設(shè)備設(shè)計(jì)師的首選工具。 安捷倫科技公司 (前惠普公司) 于 1996年推出了首款MSO，并于近日 推出了第三代MSO。所有主要示波 器廠商現(xiàn)在都可提供混合信號示波 器。MSO在基礎(chǔ)示波器功能中增加 了16 個(gè)或更多邏輯分析儀采集信 道，及串行總線觸發(fā)和協(xié)議解碼功 能，研發(fā)工程師和技術(shù)人員可更快 調(diào)試其混合信號設(shè)計(jì)。MSO可彌補(bǔ) 傳統(tǒng)數(shù)字存儲(chǔ)示波器 (DSO) 和當(dāng)今 更加復(fù)雜的邏輯分析儀及串行總線 協(xié)議分析儀之間的差距。那么MSO 與傳統(tǒng)DSO 相比，有哪些改善? 不 同廠商的MSO 之間的差別是什么?
標(biāo)簽： 數(shù)字示波器 死區(qū)時(shí)間
上傳時(shí)間： 2013-04-24
上傳用戶：huql11633
本文研制的數(shù)據(jù)采集器，用于采集導(dǎo)彈過載模擬試車臺的各種參數(shù),來評價(jià)導(dǎo)彈在飛行過程中的性能，由于試車臺是高速旋轉(zhuǎn)體，其工作環(huán)境惡劣，受電磁干擾大，而且設(shè)備要求高，如果遇到設(shè)備故障或設(shè)備事故，其損失相當(dāng)巨大，保證設(shè)備的安全性和可靠性較為困難。 本文在分析數(shù)字通信技術(shù)的基礎(chǔ)上，選用了基于現(xiàn)場可編程邏輯陣列(FPGA)采用脈沖編碼調(diào)制(PCM)通信實(shí)現(xiàn)多路數(shù)據(jù)采集器的設(shè)計(jì)，其優(yōu)點(diǎn)是FPGA技術(shù)在數(shù)據(jù)采集器中可以進(jìn)行模塊化設(shè)計(jì)，增加了系統(tǒng)的抗干擾性、靈活性和適應(yīng)性，并且可以將整個(gè)PCM通信系統(tǒng)設(shè)計(jì)成可編程序系統(tǒng)，用戶只要稍加變更程序，則系統(tǒng)的被測路數(shù)、幀結(jié)構(gòu)、碼速率、標(biāo)度等均可改變以適應(yīng)任何場合。并且采用合理的糾錯(cuò)和加密編碼能夠?qū)崿F(xiàn)數(shù)據(jù)在傳輸工程中的完整性和安全性。 通過對PCM通信的特點(diǎn)研究，研制了一套集采集與傳輸?shù)南到y(tǒng)。文章給出了各個(gè)模塊的具體建模與設(shè)計(jì)，系統(tǒng)采用的是FPGA技術(shù)來實(shí)現(xiàn)數(shù)據(jù)采集和信號處理，采用VHDL實(shí)現(xiàn)了數(shù)字復(fù)接器和分接器、編解碼器、調(diào)制與解調(diào)模塊的建模與設(shè)計(jì)。采用基于NiosII實(shí)現(xiàn)串口通訊，構(gòu)建了實(shí)時(shí)性和準(zhǔn)確性通信網(wǎng)絡(luò)，實(shí)現(xiàn)了數(shù)據(jù)的采集。 測試數(shù)據(jù)和數(shù)據(jù)采集的實(shí)驗(yàn)結(jié)果證明，采用FPGA技術(shù)實(shí)現(xiàn)PCM信號的編碼、傳輸、解碼，能夠有較強(qiáng)的抗干擾性、抗噪聲性能好、差錯(cuò)可控、易加密、易與現(xiàn)代技術(shù)結(jié)合，并且誤碼率較低，要遠(yuǎn)遠(yuǎn)優(yōu)于傳統(tǒng)的方法。
標(biāo)簽： FPGA PCM 通信實(shí)現(xiàn) 多路
上傳時(shí)間： 2013-04-24
上傳用戶：com1com2
隨著信息技術(shù)的發(fā)展，系統(tǒng)級芯片SoC(System on a Chip)成為集成電路發(fā)展的主流。SoC技術(shù)以其成本低、功耗小、集成度高的優(yōu)勢正廣泛地應(yīng)用于嵌入式系統(tǒng)中。通過對8位增強(qiáng)型CPU內(nèi)核的研究及其在FPGA(Field Programmable Gate Arrav)上的實(shí)現(xiàn)，對SoC設(shè)計(jì)作了初步研究。 在對Intel MCS-8051的匯編指令集進(jìn)行了深入地分析的基礎(chǔ)上，按照至頂向下的模塊化的高層次設(shè)計(jì)流程，對8位CPU進(jìn)行了頂層功能和結(jié)構(gòu)的定義與劃分，并逐步細(xì)化了各個(gè)層次的模塊設(shè)計(jì)，建立了具有CPU及定時(shí)器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數(shù)據(jù)通路的設(shè)計(jì)規(guī)劃。利用有限狀態(tài)機(jī)及微程序的思想完成了控制通路的各個(gè)層次模塊的設(shè)計(jì)規(guī)劃。利用組合電路與時(shí)序電路相結(jié)合的思想完成了定時(shí)器，中斷以及串行接口的規(guī)劃。采用邊沿觸發(fā)使得一個(gè)機(jī)器周期對應(yīng)一個(gè)時(shí)鐘周期，執(zhí)行效率提高。使用硬件描述語言實(shí)現(xiàn)了各個(gè)模塊的設(shè)計(jì)。借助EDA工具ISE集成開發(fā)環(huán)境完成了各個(gè)模塊的編程、調(diào)試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進(jìn)行了完整的功能仿真和時(shí)序仿真。 設(shè)計(jì)了一個(gè)通用的擴(kuò)展接口控制器對原有的8位處理器進(jìn)行擴(kuò)展，加入高速DI，DO以及SPI接口，增強(qiáng)了8位處理器的功能，可以用于現(xiàn)有單片機(jī)進(jìn)行升級和擴(kuò)展。 本設(shè)計(jì)的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時(shí)鐘頻率和指令的執(zhí)行效率指標(biāo)上均優(yōu)于傳統(tǒng)的MCS-51內(nèi)核。本設(shè)計(jì)以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結(jié)合開發(fā)出用戶需要的固核和硬核，可讀性好，易于擴(kuò)展使用，易于升級，比較有實(shí)用價(jià)值。本設(shè)計(jì)通過FPGA驗(yàn)證。
標(biāo)簽： FPGA CPU 8位 增強(qiáng)型
上傳時(shí)間： 2013-04-24
上傳用戶：jlyaccounts
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
